一种用于DRAM存储器的列选择和数据总线预充电信号互锁方案。该信号互锁系统包括和DRAM存储器的每个体相关联的列读出使能电路，用于产生用来将数据耦合到共同读出数据总线的列选择信号，并且产生用于停用读出数据总线预充电装置的读出数据总线预充电停用信号。每个列读出使能电路包括具有可调元件的脉冲发生器电路，用于在读出操作中产生至少一个列选择信号脉冲和读出数据总线预充电停用脉冲。脉冲发生器电路确保列选择脉冲总是内嵌在读出数据总线预充电停用脉冲中。从而，在有效的列选择装置和有效的读出数据总线预充电装置之间不存在交迭。
【技术实现步骤摘要】
本专利技术总的涉及半导体存储器。更具体地，本专利技术涉及列选择和预充电信号时序控制。
技术介绍
由于DRAM存储器相对于其它可用存储器而言具有高密度和高性能，使得它们可以广泛用于计算机系统中。DRAM存储器可以用在诸如硬盘驱动缓存器这样的能够快速存取大量数据存储的其他应用中。虽然SRAM的性能是相当的，但是，SRAM存储器单元相对大，导致芯片的每单元面积具有低的存储密度。另一方面，闪速存储器具有优于DRAM的存储密度，然而读和写(编程)的性能相对差。从而，DRAM在存储密度和性能之间提供最佳的平衡。本领域内的普通技术人员应该对DRAM体系结构非常熟悉。DRAM存储器阵列包括典型地以折叠(folded)位线结构排列的字线行和位线列，存储器单元位于字线和位线的交叉点处。位线感应放大器经由位线检测保存在存储器单元存储电容器上的电荷，并且列选择装置将所读取的数据传送到数据总线。在计算机系统中使用的DRAM是连接到印刷电路板(PCB)的商品装置，但DRAM也可以作为宏嵌入在系统中，诸如微控制器或者专用集成电路(ASIC)。在这两种实现方案中，DRAM内核仍是一样的，并且启用其操作所需的外围电路也是相同的。图1是示出典型的DRAM宏或者嵌入式DRAM的例子的框图。DRAM宏10包括四个存储块12、本地块输入/输出(I/O)电路14和宏I/O和控制电路16。每个存储块12分为四个体18，并且每个体进一步分为四分体20。在每个块12中有多个块12的四个体18共享的本地读出数据总线(DB)对(DB/DB*) 22。图1中仅示出一个本地读出DB对22。在当前所示例子中，用读出操作从四个块12中的一个提供数据。在所选择的块12中，从四个体18的其中一个将该数据确立到本地读出DB对22。本地读出DB对22上的数据提供到本地块I/O电路14，并且最终通过宏I/O和控制电路16传递到系统。写操作以相反方向进行，但通过图1中未示出的本地写DB对。图2是图1中所示的一个存储器块12的详细框图。从现在开始，以“ [η] ”结尾的信号名称标示该信号所关联的体，其中η是任一整数。Bank到Bank[3]的每个体包括位线感应放大器/列选择装置(BLSA和Y-sel装置)30的两个阵列(或者块)和用于存储器单元阵列34的WL驱动32的阵列(或者块)。存储器阵列中的位线可以折叠并且交错分布。每个块18最少具有两个Y驱动电路36，其中每个Y驱动电路36可以提供任一预定数量的Y选择信号(Y-sel)，该数量依赖于DRAM的体系结构。本领域内的普通技术人员应该可以理解，每个体可以包含图2中未示出的其他电路。位于图2下部的是本地块I/O电路14，包括读出DB预充电电路。读出DB对22耦合到所有四个块18的BLSA和Y_sel装置30，并且耦合到本地块I/o电路14。每个Y驱动电路36接收全局使能信号Y_selr_gen和诸如用于Bank [O]的AYi [O]的不同的译码列地址信号。Bank [O]的另一个Y驱动电路36来接收AYj [O]。AYi [O] /AYj [O]可以包括列地址信息和体地址信息。本领域内的普通技术人员可以理解，许多列地址信号可以用于激活电路块30中的多个列选择装置中的一个或者多个。Y-Selr_gen是全局通用使能信号，其是从读出命令译码的命令。更具体地，该信号可以是相对于全局位线感应时序信号而选择其上升沿时刻的脉冲。图3示出如何应用该信号。本地块I/O电路14包括由信号Rdb_pre控制的读出数据总线预充电和均衡装置。注意到可以使用任一预充电方案，但是对于以下例子，将读出DB对22预充电到VDD。图3是示出一个Y驱动电路36的电路图。更具体地，图3示出接收列地址信号AYi [O]的Y驱动电路36。这是由NAND (与非)门40和三个串联的反相器42、44和46组成的简单电路。NAND门40接收至少一个列寻址信号AYi [O]和全局使能信号Yselr_gen。所得信号Y-sel驱动一个或者多个列选择装置的门。由于AYi包括体地址和列地址信息，则仅激活所选择体中的列选择装置。本领域内普通技术人员都熟悉通过适合的列译码逻辑来产生AYi [O]。仅当Yselr_gen处于有效电平(即，对于本例而言处于逻辑I或者高逻辑状态)时才启用该驱动电路36。Y驱动电路36可以包括许多类似电路，每一个接收Yselr_gen和不同的列寻址信号。图4是示出读出DB对预充电电路与BLSA和Y_sel装置30的一种可能结构的电路图。如前所述，读出DB对预充电电路典型地在本地块I/O电路14中实现。BLSA和Y_sel装置30电路示出通过公知的交叉耦和位线感应放大器50读取和放大并且随后经由读出选择电路传送到互补数据总线DB和DB*的互补位线BLO和BL0*。所示位线感应放大器50在本领域内是公知的，并且由信号sp*和sn通过使能晶体管52和54来激活。读出选择电路包括用于位线对BLO和BL0*的η沟道串联下拉晶体管(也称之为列选择装置)56、58、60和62。仅出于示例目的，示出具有用于位线对BLn和BLn*的η沟道串联下拉晶体管57、59、61和63的另一个读出选择电路。晶体管56和58串联在DB*和电源电压VSS之间，而晶体管60和62串联在DB和VSS之间。晶体管56和60的栅极端接收列选择信号Y_sel0，而晶体管58和62的栅极端分别连接到BLO和BL0*。该电路在本领域内是公知的，并且已经发现是用于将读出数据置于VDD预充电数据总线线路上的快速电路。包括一对P沟道晶体管66和68的数据总线预充电电路64响应于预充电控制信号Rdb_pre将VDD连接到DB和DB*，预充电控制信号Rdb_pre由反相器进行反相。优选地，图2-4中所示的DRAM可以在高速下操作，意味着例如可以快速执行从任一体的连续读出操作。在图2-4的DRAM中，可以进行交错的体操作，允许在一个时钟周期内一个体18将数据置于读出数据总线对22上，并且，在下一时钟周期内另一个体18将数据置于同一读出数据总线对22。在下一个体可以将数据置于其上之前，读出数据总线对22必须被预充电。预充电脉冲必须在第一体中的Y-sel脉冲结束之后开始，并且在下一个体的Y-sel脉冲开始之前释放。如果时序不正确并且发生交迭，即，如果在任一其它体中的Y-sel有效的同时激活预充电脉冲，则读出数据总线对22上的数据可能会丢失，并且可能出现Vdd和Vss之间的直接电流路径。当DRAM设计在低频操作时，可以在信号沿之间提供大的时序裕度，以防止任何交迭。然而，如果要求高的时钟速度(即，1GHz)，则没有充足时间来提供大的时序裕度，因此列选择和数据总线预充电信号的相对时序必须精确。以下参考图2-4中所示电路和图5的时序图来讨论现有技术DRAM的不精确时序。该时序图不出时钟信号CLK、使能信号Yselr_gen、预充电控制信号Rdb_pre、列选择信号Y-sel [3]和Y-sel [O]以及本地读出数据总线对DB/DB*的信号轨迹。列选择信号Y_sel [3]是产生用于Bank[3]的，而列选择信号Y_sel [O]是产生用于Bank的。该时序图示以交错操作首先从Bank[3]读出数据、随后从Bank读本文档来自技高网...
【技术保护点】
一种用于控制存储器的一个体的读出访问的时序互锁电路，包括用于接收并且延迟读出访问信号的激活延迟电路，所述激活延迟电路提供延迟第一时间的读出访问信号；预充电停用脉冲发生器电路，用于响应于所述延迟第一时间的读出访问信号来产生具有第一持续时间的数据总线预充电停用脉冲，所述预充电停用脉冲发生器电路响应于所述延迟第一时间的读出访问信号来提供延迟第二时间的读出访问信号；以及读出列选择脉冲发生器电路，用于响应于所述延迟第二时间的读出访问信号来产生具有第二持续时间的列选择使能脉冲，所述第二持续时间小于所述第一持续时间，所述列选择使能脉冲内嵌于所述数据总线预充电停用脉冲中。
【技术特征摘要】
1.一种用于控制存储器的一个体的读出访问的时序互锁电路，包括 用于接收并且延迟读出访问信号的激活延迟电路，所述激活延迟电路提供延迟第一时间的读出访问信号； 预充电停用脉冲发生器电路，用于响应于所述延迟第一时间的读出访问信号来产生具有第一持续时间的数据总线预充电停用脉冲，所述预充电停用脉冲发生器电路响应于所述延迟第一时间的读出访问信号来提供延迟第二时间的读出访问信号；以及 读出列选择脉冲发生器电路，用于响应于所述延迟第二时间的读出访问信号来产生具有第二持续时间的列选择使能脉冲，所述第二持续时间小于所述第一持续时间，所述列选择使能脉冲内嵌于所述数据总线预充电停用脉冲中。2.权利要求1的时序互锁电路，其中，所述激活延迟电路包括用于接收和延迟读出访问信号的第一可编程延迟电路，所述第一可编程延迟电路提供所述延迟第一时间的读出访问信号。3.权利要求1的时序互锁电路，其中，所述预充电停用脉冲发生器电路包括: 第一逻辑门，其具有用于接收所述延迟第一时间的读出访问信号的第一输入端和连接到反相元件的串行链的第二输入端，所述反相元件的串行链接收所述延迟第一时间的读出访问信号。4.权利要求3的 时序互锁电路，其中，所述反相元件的串行链中的一个反相元件包括可编程延迟电路。5.权利要求4的时序互锁电路，其中，所述反相元件的串行链中的另一个反相元件包括第二逻辑门，其具有耦合到所述可编程延迟电路的第一输入端和连接到同步控制信号的第二输入端。6.权利要求1的时序互锁电路，其中，所述读出列选择脉冲发生器包括: 第一逻辑门，其具有...
【专利技术属性】
技术研发人员：V·L·莱恩斯，
申请(专利权)人：莫塞德技术公司，
类型：发明
国别省市：
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