【技术实现步骤摘要】
本专利技术总的涉及半导体存储器。更具体地，本专利技术涉及列选择和预充电信号时序控制。
技术介绍
由于DRAM存储器相对于其它可用存储器而言具有高密度和高性能，使得它们可以广泛用于计算机系统中。DRAM存储器可以用在诸如硬盘驱动缓存器这样的能够快速存取大量数据存储的其他应用中。虽然SRAM的性能是相当的，但是，SRAM存储器单元相对大，导致芯片的每单元面积具有低的存储密度。另一方面，闪速存储器具有优于DRAM的存储密度，然而读和写(编程)的性能相对差。从而，DRAM在存储密度和性能之间提供最佳的平衡。本领域内的普通技术人员应该对DRAM体系结构非常熟悉。DRAM存储器阵列包括典型地以折叠(folded)位线结构排列的字线行和位线列，存储器单元位于字线和位线的交叉点处。位线感应放大器经由位线检测保存在存储器单元存储电容器上的电荷，并且列选择装置将所读取的数据传送到数据总线。在计算机系统中使用的DRAM是连接到印刷电路板(PCB)的商品装置，但DRAM也可以作为宏嵌入在系统中，诸如微控制器或者专用集成电路(ASIC)。在这两种实现方案中，DRAM内核仍是一样的，并且启...
【技术保护点】
一种用于控制存储器的一个体的读出访问的时序互锁电路，包括用于接收并且延迟读出访问信号的激活延迟电路，所述激活延迟电路提供延迟第一时间的读出访问信号；预充电停用脉冲发生器电路，用于响应于所述延迟第一时间的读出访问信号来产生具有第一持续时间的数据总线预充电停用脉冲，所述预充电停用脉冲发生器电路响应于所述延迟第一时间的读出访问信号来提供延迟第二时间的读出访问信号；以及读出列选择脉冲发生器电路，用于响应于所述延迟第二时间的读出访问信号来产生具有第二持续时间的列选择使能脉冲，所述第二持续时间小于所述第一持续时间，所述列选择使能脉冲内嵌于所述数据总线预充电停用脉冲中。
【技术特征摘要】
1.一种用于控制存储器的一个体的读出访问的时序互锁电路，包括 用于接收并且延迟读出访问信号的激活延迟电路，所述激活延迟电路提供延迟第一时间的读出访问信号； 预充电停用脉冲发生器电路，用于响应于所述延迟第一时间的读出访问信号来产生具有第一持续时间的数据总线预充电停用脉冲，所述预充电停用脉冲发生器电路响应于所述延迟第一时间的读出访问信号来提供延迟第二时间的读出访问信号；以及 读出列选择脉冲发生器电路，用于响应于所述延迟第二时间的读出访问信号来产生具有第二持续时间的列选择使能脉冲，所述第二持续时间小于所述第一持续时间，所述列选择使能脉冲内嵌于所述数据总线预充电停用脉冲中。2.权利要求1的时序互锁电路，其中，所述激活延迟电路包括用于接收和延迟读出访问信号的第一可编程延迟电路，所述第一可编程延迟电路提供所述延迟第一时间的读出访问信号。3.权利要求1的时序互锁电路，其中，所述预充电停用脉冲发生器电路包括: 第一逻辑门，其具有用于接收所述延迟第一时间的读出访问信号的第一输入端和连接到反相元件的串行链的第二输入端，所述反相元件的串行链接收所述延迟第一时间的读出访问信号。4.权利要求3的 时序互锁电路，其中，所述反相元件的串行链中的一个反相元件包括可编程延迟电路。5.权利要求4的时序互锁电路，其中，所述反相元件的串行链中的另一个反相元件包括第二逻辑门，其具有耦合到所述可编程延迟电路的第一输入端和连接到同步控制信号的第二输入端。6.权利要求1的时序互锁电路，其中，所述读出列选择脉冲发生器包括: 第一逻辑门，其具有...
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