用于三取二安全系统的硬件时钟同步电路技术方案

本发明专利技术涉及一种用于三取二安全系统的硬件时钟同步电路，所述的三取二安全系统设有三个相对独立通道电路，每个通道电路包括晶振电路和硬件时钟同步电路，该硬件时钟同步电路包括时钟单元、核心运算单元、反馈补偿单元、驱动控制单元和监督单元；所述的监督单元与核心运算单元连接，所述的核心运算单元与反馈补偿单元、驱动控制单元连接，所述的驱动控制单元与反馈补偿单元连接，所述的反馈补偿单元与时钟单元连接。与现有技术相比，本发明专利技术具有低成本、同步速度快、精度高、抗干扰性强等优点。

【技术实现步骤摘要】

本专利技术涉及一种时钟同步电路，尤其是涉及一种用于三取二安全系统的硬件时钟同步电路。
技术介绍
高安全、高可靠性系统经常会使用三取二平台作为系统处理器，尤其在铁路信号领域和轨道交通中，有些设备可能需要持续工作几年甚至几十年，同时系统安全完善度等级需达到SIL4，这些需求对硬件的搭建提出了许多苛刻的要求，在搭建三取二平台中必须要提供一个安全可靠的时钟同步设计以保证系统的正确运行，三取二平台中，三个通道独立工作，彼此需要进行准确的时钟同步，否则无法获取相同的输入值，也无法获得一致的运算时序，最终就无法进行三取二的运算获取正确的结果，所以时钟同步对三取二平台而言是最为基本的功能需求。轨道交通中的设备大多应用在复杂地质环境中，并且硬件失效、电磁干扰以及软件代码中的隐含错误导致的故障不可避免，常规的避错技术已无法满足要求，而采用容错技术能最大限度地屏蔽由这些错误导致的系统故障，三取二安全系统正是采用容错技术来实现其高可靠、高安全性能的。三取二安全系统在硬件上采用3套完全相同的系统构架，并且运行相同的程序。三个并行的系统能相互检查和自我检查，以“少数服从多数”的原则纠错。当三个通道正常工作时，进入3oo3模式；当某一个通道发生错误时，自己和其他两个通道都能切断它的运行，进入2oo3模式；当被切断的通道更新恢复后，系统能重新回到3oo3模式；而当有两个通道接连发生错误时，系统完全停止工作。由此可见，这种容错技术是建立在三个系统的频繁比较基础上的，因此三个系统的同步是技术的关键，并直接决定了整个三取二系统的安全性和可靠性。时钟同步技术经过多年的发展，各种实现方法层出不穷，归结起来在方法上主要分两个方向第一种方法紧稱合时钟同步，指在同一个时钟控制下，所有的CPU的执行时钟完全同步，这种时钟同步算法要求所有系统包括CPU全部工作在相同的时钟节拍下，由于极易产生共模故障，故安全性很难得到提高，第二种方法松散耦合时钟同步，各系统采用各自的时钟，通过系统间的互相反馈调节实现周期性的时钟同步(比如说1ms)，这种方法能有效抑制共模故障，但实现复杂。从实现手段上分两种软件实现和硬件实现。软件实现比较灵活，适用性、兼容性较好，但是由于在各个系统间的通信上存在先天的、不可避免的较大延迟，同步效果不佳。硬件实现由于采用物理上的直接连接通信，通信上的误差可几乎忽略，同步速度快，同步效果好，抗干扰能力强。
技术实现思路
本专利技术的目的就是为了克服上述现有技术存在的缺陷而提供一种低成本、同步速度快、精度高、抗干扰性强的用于三取二安全系统的硬件时钟同步电路。本专利技术的目的可以通过以下技术方案来实现一种用于三取二安全系统的硬件时钟同步电路，其特征在于，所述的三取二安全系统设有三个相对独立通道电路，每个通道电路包括晶振电路和硬件时钟同步电路，该硬件时钟同步电路包括时钟单元、核心运算单元、反馈补偿单元、驱动控制单元和监督单元；所述的监督单元与核心运算单元连接，所述的核心运算单元与反馈补偿单元、驱动控制单元连接，所述的驱动控制单元与反馈补偿单元连接，所述的反馈补偿单元与时钟单元连接;由各自的晶振产生三个相对独立的时钟同步信号并与其他两个通道电路的同步信号对比和调整，将调整后的同步信号作为本通道的同步信号，同时输出给其他两个通道作对比。所述的同步信号的调整步骤如下I)由时钟单元产生同步信号并告知反馈补偿单元；2)反馈补偿单元将本通道的同步信号和其他两通道的同步信号进行对比，分别计算出本通道和其他两通道同步信号的差值；3)核心运算单元通过控制总线操作驱动控制单元，从反馈补偿单元中读取计算出的两个差值；4)核心运算单元读取了两个差值后，判断并计算出本通道的调整值，告知监督单元，当两个差值的绝对值均小于I时，表明时钟已同步，不需要调整，调整值为O ;5)监督单元将两个差值与阈值比较，判断哪个通道的时钟为错误时钟，并反馈给核心运算单元；6)核心运算单元通过控制总线操作驱动控制单元，将本通道的调整值告知反馈补偿单元；7)时钟单元根据反馈补偿单元告知的调整值，调整本通道的同步时钟信号，并输出给其他两个通道，然后执行步骤I)。所述的阈值为允许的最大误差值。所述的核心运算单元通过数据总线与反馈补偿单元连接。与现有技术相比，本专利技术具有以下优点I)由于器件本身的差异和系统启动运行时间的不同，三个同步信号必然不同步，采用本同步电路可以使这三个时钟同步信号迅速地的同步，同步后的误差仅为1/1000(如同步周期为1ms，误差大概为± Ius)，并且能判断出误差较大的错误时钟；2)具有低成本、同步速度快、精度高、抗干扰性强，并且本设计不要求统一时钟源，最大限度地避免了共模故障的发生，安全性高、适用范围广、灵活性极高。附图说明图1为本专利技术三取二安全系统的结构示意图；图2为本专利技术的每个通道内部结构示意图；图3为本专利技术的工作流程图。具体实施方式下面结合附图和具体实施例对本专利技术进行详细说明。实施例如图1、图2所示，本专利技术所适用的三取二安全系统有三个相对独立的通道A、B和C，每个通道电路结构完全一样。每个通道电路包括晶振电路和硬件时钟同步电路，该硬件时钟同步电路包括时钟单元5、核心运算单元2、反馈补偿单元3、驱动控制单元4和监督单元I ;所述的监督单元I与核心运算单元2连接，所述的核心运算单元2与反馈补偿单元3、驱动控制单元4连接，所述的驱动控制单元4与反馈补偿单元3连接，所述的反馈补偿单元3与时钟单元5连接；所生成的时钟同步信号均输出给另两个通道作对比调整。由一个IMHz的晶振提供同步时钟信号的时钟源；并联两块定时器芯片产生和调整同步信号；由一块PowerPC芯片判断和计算补偿值，并完成监督检查错误时钟功能；一块CPLD构成驱动控制单元，通过cPCI总线协议与PowerPC交互，以驱动和控制两块定时器芯片。如图3所示为时钟同步的具体实施流程。下面对图中步骤进行详细描述系统上电后，在步骤401中，定时器等芯片初始化配置。在步骤402中，由一块IMHz晶振和一块定时器产生周期为Ims的方波，并通过逻辑电路产生周期为2ms的同步时钟信号。在步骤403中，结合其他两个通道的同步时钟信号，通过第二块定时器芯片计算出本通道和另两个通道同步时钟信号的差值。在步骤404中，判断两个差值是否均为0，若均为0，说明另两个通道还未进入同步程序，跳至步骤403，循环执行；若不均为0，说明至少有一个通道进入了同步程序，可以与其进行同步，跳至405，根据两个差值，计算本通道的调整补偿值。在步骤406中，根据计算出的补偿值，调整第一块定时器的计数值，以调整本通道的同步时钟信号；同时在步骤407中，将调整后的同步时钟信号输出给其他两个通道。在步骤408中，判断本通道与其他两通道是否同步。若三个通道均已同步，则跳至步骤420，完成同步进入3oo3模式；若不是，则跳至步骤410。在步骤410中，判断本通道是否和另外两个通道中的其中一个已同步。若是，则说明系统已经有两个通道完成同步，跳至步骤411 ;若否，则说明本通道还未和其他任何一个通道同步，跳至步骤405，循环执行调整程序。在步骤411和412中，完成的是一个60秒的循环等待，即当本通道和另一个通道完成同步后，等待60秒，以等待第三个通道完成同步。若60秒后，第三个通本文档来自技高网...

【技术保护点】
一种用于三取二安全系统的硬件时钟同步电路，其特征在于，所述的三取二安全系统设有三个相对独立通道电路，每个通道电路包括晶振电路和硬件时钟同步电路，该硬件时钟同步电路包括时钟单元、核心运算单元、反馈补偿单元、驱动控制单元和监督单元；所述的监督单元与核心运算单元连接，所述的核心运算单元与反馈补偿单元、驱动控制单元连接，所述的驱动控制单元与反馈补偿单元连接，所述的反馈补偿单元与时钟单元连接；由各自的晶振产生三个相对独立的时钟同步信号并与其他两个通道电路的同步信号对比和调整，将调整后的同步信号作为本通道的同步信号，同时输出给其他两个通道作对比。

【技术特征摘要】
1.一种用于三取二安全系统的硬件时钟同步电路，其特征在于，所述的三取二安全系统设有三个相对独立通道电路，每个通道电路包括晶振电路和硬件时钟同步电路，该硬件时钟同步电路包括时钟单元、核心运算单元、反馈补偿单元、驱动控制单元和监督单元；所述的监督单元与核心运算单元连接，所述的核心运算单元与反馈补偿单元、驱动控制单元连接，所述的驱动控制单元与反馈补偿单元连接，所述的反馈补偿单元与时钟单元连接；由各自的晶振产生三个相对独立的时钟同步信号并与其他两个通道电路的同步信号对比和调整，将调整后的同步信号作为本通道的同步信号，同时输出给其他两个通道作对比。2.根据权利要求1所述的一种用于三取二安全系统的硬件时钟同步电路，其特征在于，所述的同步信号的调整步骤如下1)由时钟单元产生同步信号并告知反馈补偿单元；2)反馈补偿单元将本通道的同步信号和其他两通道的同步信号进行对比，分别计算出本...

【专利技术属性】
技术研发人员：潘雷，房增华，宋志坚，徐俊，耿进龙，崔丹，王澜，孙军峰，唐俊，董高云，
申请(专利权)人：卡斯柯信号有限公司，
类型：发明
国别省市：