修改计时器的装置、设备、系统和方法制造方法及图纸

一种修改计时器的技术。更具体地说，本发明专利技术至少一个实施例涉及一种修改计时器值，而不会使计时器发生相当大前移的技术。

【技术实现步骤摘要】

本专利技术涉及计算和计算机系统领域，并且更具体地说，涉及计算装置或系统中的计时器管理领域。2.
技术介绍
在诸如微处理器等一些现有技术计算机系统和电子装置中，可能包含诸如计时器等电路以保持运行数字计数以供计算机系统或电子装置内其它逻辑或装置使用。例如，计时器可在微处理器中用于计算事件之间的时间，或者保持实际时间时钟。有时，计时器可能需要由用户或计算机系统内运行的某一程序更新为新值。例如，在一些现有技术中，通过先读取当前计时器值，将它存储在某一存储位置，从另一存储位置载入新计时器值，并最终将新计时器值编程到计时器中，从而更新计时器值。不过，这些操作需要时间执行，因此，在从计时器读取计时器值的时间与新计时器值编程到计时器的时间之间会有一段时间，由此在“实际时间”与计时器反应的时间之间形成差别。在随后的计时器更新操作执行时，此问题会恶化，由此在实际时间与无论何时更新计时器的计时器值之间形成更大的差距。实际时间与计时器值之间的差别可导致在计算机系统上运行或取决于准确的计时器值的一些程序或进程中发生错误。例如，在实际时间与计时器值之间的此类差距会导致计算机的实时时钟时间偏移，这可影响依赖计时器的程序的准确性，如日历程序。附图简述在附图中本专利技术通过示例而非限制的方式示出。附图说明图1示出根据本专利技术一个实施例，可用于修改计时器值而不会失去实际时间线索的逻辑。图2是示出可在本专利技术一个实施例中使用的各种操作的流程图。图3是可使用本专利技术一个实施例的共享总线计算机系统。图4是可使用本专利技术一个实施例的点对点计算机系统。具体实施例方式本专利技术实施例涉及计算机系统。更具体地说，本专利技术至少一个实施例涉及一种在将时间前移考虑在内的同时更新计时器值的技术。在一个实施例中，更新计时器值时使用一个或多个操作以读取当前计时器值和更新计时器值，同时将执行一个或多个操作所需时间量考虑在内。例如，在一个实施例中，对应于计时器递增(在“上升计时器(up-timer)”情况)或递减(在“下降计时器(down-timer) ”情况)时间量的时间可加到更新计时器值或从中减去以补偿在更新进程期间经过的计时器计数。在一些实施例中，通过将用于更新计时器值的操作缩简为比一些现有
计时器更新技术更少的几个操作，可减少更新进程期间经过的时间量。例如，在一个实施例中，一个操作用于读取当前计时器值、更新该值以及将更新的计时器值编程到计时器中。在其它实施例中，一个操作可用于读取计时器值并更新该值，另一操作可用于将更新的计时器值编程到计时器中。在还有的其它实施例中，一个操作可用于读取计时器值，另一操作可用于更新时间值，并将更新的计时器值编程到计时器中。通常，本专利技术的实施例可使用比现有技术更少的操作更新计时器，并为计时器值补偿更新计时器所需的时间。图1示出可用于执行本专利技术至少一个实施例一个或多个方面的逻辑。具体而言，图1示出存储当前计时器值高位(upper)(更有效)比特的第一计时器存储区101和存储当前计时器值低位(lower)(更不有效)比特的第二计时器存储区105。计时器存储区101和105可对应于递减计时器(“下降计时器”)或递增计时器(“上升计时器”)或上下计数的计时器。在一些实施例中，计时器存储区中存储的值可由其它控制逻辑(未示出)递增或递减。图1中还示出了存储要编程到计时器存储区101和105的新计时器值的第三存储区110。在一个实施例中，等于要在第一计时器存储区101中存储的比特数量的高位比特数量可从第三存储区110编程到计时器存储区101中。新计时器值的低位比特数量可用作运算数，用于由在第三存储区110的低位比特数量与表示在第三存储区110的新计时器值编程到第一计时器存储区101之前已经过时间量的比特之间的运算单元115执行的加或减操作。新计时器值低阶(lower order)比特与经过时间比特之间运算操作的和或差可存储在第二计数存储区105中，而高位计时器比特存储在第一计数存储区101中。在一个实施例中，图1的逻辑也包括旧计数存储区120以存储分别在第一和第二计数存储区中存储的当前计数的高位和低位比特，以便此计数不被新计时器值改写。另外，在一个或多个实施例中，图1的逻辑也可能能够处理上溢(在递增计数的情况下)或下溢(在递减计数的情况下)条件。具体而言，在使用递减计时器或下降计时器时，下溢条件可由于新计时器值的低阶比特和上述经过的时间计数的相减得到小于“O”的值而产生。这种情况下，运算单元可通过断言(assert)在输出113上的信号而指示此条件,这可使高位比特递减以计入(accountfor)经过的时间。在其它实施例中，由于产生负数的减操作可能对高位比特无影响。类似地，如果图1的计时器逻辑要实现递增计时器或上升计时器，则新计数值的低阶比特由运算单元加到经过的时间比特会通过例如由于进位而生成超过计数存储区105大小的比特值，导致上溢条件。在上溢条件情况下，信号可在输出113上生成以指示在第一计数存储区101存储的值应递增以计入上溢。在其它实施例中，加操作对高位比特无影响。在一个实施例中，通过在运算单元的进位比特与计数存储区101中高位比特的逻辑“或非”形式之间执行逻辑“与”操作，可检测到下溢或上溢。在其它实施例中，其它技术可用于检测上溢或下溢条件，包括使用微代码预推算减或加操作。在其它实施例中，下溢或上溢可使用其它逻辑计算得出，如全加法器或减法器逻辑。在一个实施例中，通过使用比现有技术更少的操作更新计时器值。例如，在一个实施例中，在第三计时器存储区110中存储的计时器值可读取到另一存储区(图1中未示出)中，如寄存器，在该存储区中，通过只使用诸如XCHGTMR指令等一个操作，便可更新计时器值并将其存储回第三存储区110。在一个实施例中，XCHGTMR指令可以为包括多个微操作(uop)的复杂指令，而在其它实施例中，XCHGTMR指令可只包括一个uop。在其它实施例中，视实现操作的指令集体系结构而定，XCHGTMR本身可以为一个uop。不同于一些现有技术，本专利技术至少一个实施例更新时间值而不使用单独的操作或指令/uop来读取当前计时器值，更新计时器值及随后将计时器编程为更新的计时器值。具体而言，在一个实施例中，两个或更多这些步骤，包括所有三个步骤可通过执行诸如XCHGTMR指令等一个指令来执行。图2是示出在执行本专利技术一个或多个实施例中可执行的操作的流程图。在其它实施例中，可执行其它操作，包括更多操作或更少操作。在操作201中，处理器获取指令以在处理器内或另一装置中更新计时器。在操作205，指令使当前计时器值读取到临时存储区，如寄存器，在操作210，指令使在临时存储区中存储的计时器值通过在与指令相关联参数中反映的量进行更新，并且在操作215，更新的计时器值从临时存储区存储到计时器中。在操作220中，更新的计时器值高位比特存储在第一存储区中，如寄存器，而反映从指令读取计时器值到更新的计时器值存储到计时器的时间的经过时间值加(在上升计时器的情况下)到更新的计时器值低阶比特或者从更新的计时器值低阶比特减去(在下降计时器的情况下)，结果存储在第二存储区中，如第二寄存器。在一个实施例中，如果在操作225的加或减分别产生上溢或下溢条件，则在操作227，这通过信本文档来自技高网...

【技术保护点】
一种设备，包括：第一计时器存储区，用于存储计时器值的高比特位；第二计时器存储区，用于存储所述计时器值的低比特位；使所述设备执行如下操作的逻辑：将所述计时器值从所述第一和第二计时器存储区加载入一个或多个寄存器；将新计时器值从一个或多个寄存器复制到所述第一和第二计时器存储区；及响应于检测与所述计时器值的所述低比特位相关的上溢条件而增加所述计时器值的所述高比特位。

【技术特征摘要】
2006.05.02 US 11/4166471.一种设备，包括 第一计时器存储区，用于存储计时器值的高比特位； 第二计时器存储区，用于存储所述计时器值的低比特位； 使所述设备执行如下操作的逻辑 将所述计时器值从所述第一和第二计时器存储区加载入一个或多个寄存器； 将新计时器值从一个或多个寄存器复制到所述第一和第二计时器存储区；及响应于检测与所述计时器值的所述低比特位相关的上溢条件而增加所述计时器值的所述高比特位。2.如权利要求1所述的处理器，其中所述上溢条件包括生成比特值，所述比特值超出所述第二计时器存储区的大小。3.如权利要求1所述的处理器，其中所述第一存储区和所述第二存储区是分离的寄存器。4.如权利要求1所述的处理器，其中所述设备通过检测自加载后所述低比特位已经增加而检测所述上溢条件。5.如权利要求4所述的处理器，其中检测低所述比特位的增加包括检测与所述低比特位相关的进位值。6.如权利要求1所述的处理器,其中所述高比特位的增加包括将所述高比特位增加I。7.如权利要求1所述的处理器，其中还包括第二逻辑，用于减小所述第一计时器存储区中的高比特位，以反映所述第二计时器存储区中的下溢条件，如果这种条件存在的话。8.如权利要求7所述的处理器，其中减小高比特位包括将所述高比特位减小I。9.一种设备,包括 第一计时器存储部件，用于存储计时器值的高比特位； 第二计时器存储部件，用于存储所述计时器值的低比特位； 加载部件，用于将所述计时器值从所述第一和第二计时器存储部件加载入一个或多个寄存器； 复制部件，用于将新计时器值从一个或多个寄存器复制到所述第一和第二...

【专利技术属性】
技术研发人员：M迪克松，R格雷纳，B查芬，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：