数字锁相环时钟系统技术方案

一种时钟系统，包括数字相位/频率检测器（DPFD）、缓冲器、包含Σ-Δ调制器（SDM）的数控振荡器（DCa）、加法器、第一分频器。DPFD可以具有用于参考输入时钟的第一输入和用于反馈信号的第二输入，DPFD生成表示参考输入时钟和反馈信号之间的差值的输出。缓冲器可以耦合到DPFD以随着时间累积差值信号。Σ-Δ调制器（SDM）可以具有与缓冲器耦合的控制输入。加法器可以具有与（SDM）和整数控制字源耦合的输入。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体涉及可用于为电路系统生成时钟的电子时钟系统。特别地，本专利技术涉及可以使用数字锁相环(DPLL)电路和基于分数分频器的数控振荡器(DCO)生成高稳定且高性能时钟的时钟系统。
技术介绍
数字锁相环(DPLL)电路可以用于生成系统时钟。DPLL可以基于参考输入时钟生成系统时钟。当DPLL在工作中失去参考输入时钟时，DPLL在保持(holdover)事件下工作。特定系统可能要求其系统时钟即使在保持事件中也精确地工作。保持频率精度可以按照一段时间内最大的分数频率偏移和漂移来定义。本专利技术的受让人Analog Device Inc.制造集成电路,所述集成电路包括直接数字 合成器(DDS)和数模转换器(DAC)以在DPLL中实现数控振荡器。数字控制字可以调整DDS来生成数字时钟，所述数字时钟被DAC转换为模拟正弦波。然而，DDS+DAC的实现方式需要用于在DAC的输出去除谐波的滤波器。该滤波器可能无法容易地制造在DPLL制造于其中的集成电路中，因此它设置为外部组件，这增加了时钟系统的成本和复杂性。此外，DDS+DAC的设计需要比较器，该比较器用于将正弦波转换为方波，以便该方波可以用作系统时钟。这些额外的组件占用额外的空间并增加成本。因此，需要在保持事件期间持续且精确但消耗更少电力、花费更少成本的高稳定且高性能的时钟系统。附图说明图1示出了依据本专利技术的示例实施例的数控振荡器(DC0)。图2示出了依据本专利技术的示例实施例的时钟系统。图3示出了依据本专利技术的示例实施例的另一时钟系统。图4示出了依据本专利技术的示例实施例的调整字处理器。
技术实现思路
本专利技术的实施例可以提供数控振荡器(DC0)，该数控振荡器包括具有模数(M)的Σ-Δ调制器(SDM)、加法器和多模数分频器(MMD)。SDM可以响应控制信号，以生成在一时间段内取平均的情况下具有由数字控制信号(F)确定的分数值(F/M)的整数值的模式。加法器可以具有与SDM耦合的第一输入和用于接收整数值(N)的第二输入。MMD可以具有与加法器的输出I禹合的控制输入和与稳定源时钟I禹合的时钟输入，MMD基于出现在控制输入的值对出现在输入端的时钟信号执行整数分频，其中所述分频在一段时间内取平均的情况下具有1/(N+F/M)的形式。本专利技术的实施例可以提供时钟系统，该系统可以包括数字相位/频率检测器(DPFD)、缓冲器、包括Σ-Λ调制器(SDM)的数控振荡器(DC0)、加法器、第一分频器。DPFD可以具有用于参考输入时钟的第一输入，用于反馈信号的第二输入，DPFD生成表不参考输入时钟和反馈信号之间差值的输出。缓冲器可以耦合到DPFD以便随着时间存储差值信号。Σ-Δ调制器(SDM)可以具有与缓冲器耦合的控制输入。加法器可以具有与SDM和整数控制字源耦合的输入。第一分频器可以具有用于时钟信号的输入和与加法器耦合的控制输入，DCO生成具有平均频率的输出时钟信号，该平均频率表示输入时钟信号的频率除以(N+F/M)，其中N由整数控制字确定，F/M由SDM的输出确定。系统时钟也可以包括与DCO输出时钟信号耦合的第二分频器，输出反馈信号至DPFD。具体实施例方式图1示出了依据本专利技术的示例实施例的数控振荡器100 (DCO)0 DC0100可以包括Σ-Δ调制器(SDM) 102、加法器104、以及多模数分频器(MMD) 106。SDM102可以生成到加法器104的数字控制输出。加法器104可以将外部提供的整数值N与来自SDM102的控制输出相加以生成到MMD106的整数控制字。控制字可以在由SDM输出确定的各种整数值之间变化，但在预定的时间段内，控制字可以具有平均值N+F/M，其中N是外部提供的整数，F/ M是SDM的输出的平均值。MMD106可以接收输入时钟信号Fin并依据加法器104输出的值生成分频的输出时钟信号Ftot。尽管MMD的瞬时操作是整数分频器的操作，但是随着时间经过，输出时钟的频率形式为Ftjut=Fin/ (N+F/Μ)。在图1所示的示例实施例中，SDM102可以接收支配其操作的30比特控制字F。SDM示为将3比特整数值输出到加法器，该整数值可以是例如_1，0，I和2的值。然而，SDM102不限于30比特到3比特的特定转换。如图所示，DC0100生成的Fqut时钟可以输入到SDM102作为给系统电路的驱动时钟。图2示出了依据本专利技术的实施例的时钟发生器200。时钟发生器200可以包括正向信号通路和反馈信号通路以形成信号环路。沿着正向信号通路，时钟发生器可以包括数字相位/频率检测器(DPFD) 202、数字环路滤波器(DLF) 204、缓冲器207、以及数控振荡器(DC0)208。沿着反馈信号通路，时钟系统可以包括分频器216。DCO可以包括Σ-Λ调制器(SDM)210、加法器212、以及多模数分频器(MMD)214。时钟发生器200还可以包括开关206和开关控制器203。DPFD202可以包括两个输入端,其中第一输入端接收参考输入时钟,第二输入端从反馈信号通路接收反馈信号。DPFD202可以将参考输入时钟与反馈信号比较，以计算表示DPFD202的两个输入信号之间的相位和/或频率差的差值信号。与DPFD202的输出端耦合的DLF204可以正常接收差值信号并执行差值信号的低通滤波以生成控制位。DLF204可以通过开关206耦合到缓冲器207。缓冲器207可以是即使在正向信号通路切断时也能够持续保持控制位的数据存储装置。缓冲器207可以存储来自DLF204的多种输出。例如，缓冲器207可以存储当前控制位或者在预定的时间段内的控制位的平均值。DC0208可以具有与缓冲器207耦合以接收存储在缓冲器中的控制位的控制输入端，以及与稳定源时钟Fsys耦合的时钟输入端。在DC0208中，SDM210可以耦合到控制输入端以便接收控制位并基于所提供的控制位生成数字字模式，其中数字字模式可以具有F/M的目标平均值。加法器212可以耦合到SDM210，以接收时间平均的控制位并将一个常数与时间平均的控制位相加。MMD214可以具有与稳定源时钟Fsys耦合的时钟输入并具有与加法器212耦合以接收控制字的控制输入。MMD214可以产生用Fsys除以控制字所代表的数的时钟输出。Fsys可以是稳定源时钟，意味着在保持事件期间当参考输入时钟无效时，即当其丢失或超出特定有效频率范围时，Fsys仍可以向DC0208提供持续的时#Fsys。Fsys可以由高稳定源时钟提供，例如晶体振荡器(XO)，温度补偿XO (TCXO)，或者烘箱控制XO (0CX0)。在特定环境下，Fsys可以使用内部倍频器从高稳定源时钟合成以实现高频稳定源时钟。这样，来自DLF204的缓冲器的控制位可以调整DC0208 (或提供频率调节)以便为时钟系统生成输出时钟。反馈信号通路可以包括设置在输出时钟和DPFD202的第二输入端之间的分频器216。在本专利技术的一个示例实施例中，分频器216可以是整数分频器(NI)，该整数分频器将输出时钟的频率除以整数NI。另选地，分频器216可以是分数分频器，该分数分频器可以将输出时钟的频率除以一个分数。输出时钟可以经由反馈信号通路提供给DPFD202来与参考 输入时钟进行比较，以便参考输入时钟和输出时钟之间的差值可本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.07.19 US 12/838,7191.一种数控振荡器(DC0),包括具有模数(M)的Σ-Λ调制器(SDM)，所述SDM响应于数字控制信号(F)，生成在一时间段内取平均的情况下具有由所述控制信号确定的分数值(F/M)的整数值的模式；加法器，所述加法器具有与所述SDM耦合的第一输入和用于接收整数值(N)的第二输入；以及多模数分频器(MMD)，所述MMD具有与所述加法器的输出耦合的控制输入和与源时钟耦合的时钟输入端，所述MMD基于出现在所述控制输入的值对出现在时钟输入的时钟信号执行整数分频，其中在一时间段内取平均的情况下，所述分频具有1/(N+F/M)的形式。2.如权利要求1所述的数控振荡器，其中所述F是存储在缓冲器中的值，F与从所述 MMD的输出得到的反馈时钟信号和参考时钟信号之间的差值关联。3.如权利要求2所述的数控振荡器，其中所述差值由数字相位/频率检测器(DPFD)生成。4.如权利要求2所述的数控振荡器，其中F的值在所述参考时钟信号有效时随时间更新。5.如权利要求2所述的数控振荡器，其中当参考输入信号无效时，F的值保持为存储在所述缓冲器中的当时的值或者在预定的时间段内存储的值的平均值。6.—种时钟系统,包括数字相位/频率检测器(DPFD)，所述DPFD具有用于参考时钟的第一输入和用于反馈时钟的第二输入，所述DPFD生成表示在所述参考时钟和所述反馈时钟之间的差值的输出； 缓冲器，所述缓冲器耦合到所述DPFD以随着时间存储所述差值信号；数控振荡器(DC0)，包括Σ-Δ调制器(SDM)，所述SDM具有与缓冲器耦合的控制输入，加法器，所述加法器具有与所述SDM和整数控制字的源耦合的输入，以及第一分频器，所述第一分频器具有用于源时钟信号的时钟输入和与所述加法器耦合的控制输入，所述DCO生成输出时钟信号，所述输出时钟信号具有表示所述源时钟信号的频率除以(N+F/M)的平均频率，其中N由所述整数控制字确定，F/M由所述SDM的输出确定； 以及第二分频器，所述第二分频器耦合到所述DCO的输出时钟信号，向所述DPFD输出反馈时钟。7.如权利要求6所述的时钟系统，进一步包括设置在所述DPFD和所述缓冲器之间用于对DPFD的输出进行低通滤波的数字环路滤波器。8.如权利要求6所述的时钟系统，其中所述分频器是整数分频器或分数分频器。9.如权利要求6所述的时钟系统，其中源时钟即使在所述参考时钟无效时对所述DCO 也是有效输入。10.如权利要求6所述的时钟系统，进一步包括信号检测器，所述信号检测器用于识别所述参考时钟无效的时间，其中所述缓冲器通过开关耦合到所述DPFD，当所述参考时钟无效时所述开关在所述信号检测器的控制下将所述缓冲器从所述DPFD断开。11.如权利要求10所述的时钟系统，其中当所述开关将所述缓冲器从所述DPFD断开时，所述缓冲器保持存储在所述缓冲器中的当时的值或者在一时间段内存储的值的平均值。12.如权利要求6所述的时钟系统，进一步包括与所述DCO的输出耦合的锁相环路，用于倍增DCO输出时钟的频率。13.—种时钟系统,包括正向信号通路，包括数字相位/频率检测器(DPFD)，所述DPFD具有与参考输入时钟耦合的第一输入、和用于反馈信号的第二输入，所述DPFD生成表示第一和第二输入之间的相位/频率差值的差值信号;控制器，所述控制器与所述DPFD耦合以按比例调节所述差值信号并在数据存储及平均元件(DSAE)中存储按比例调节的差值信号作为控制位；以及数控振荡器(DC0)，包括Σ-Δ调制器(SDM)，所述SDM具有与缓冲器耦合的控制输入，加法器，所述加法器具有与所述SDM和整数控制字的源耦合的输入，以及第一分频器，所述第一分频器具有用于时钟信号的时钟输入和与所述加法器耦合的控制输入，所述DCO生成输出时钟信号，所述输出时钟信号具有表示所述输入时钟信号的频率除以(N+F/M)的平均频率，其中N由所述整数控制字确定，F/M由所述SDM的输出确定； 以及反馈信号通路，所述反馈信号通路耦合到DCO输出，所述反馈信号通路包括第二分频器，所述第二分频器用于将反馈信...

【专利技术属性】
技术研发人员：祝丹，R·P·尼尔松，T·佩特哈特哈，W·帕尔梅尔，J·卡维，郑子蔚，
申请(专利权)人：美国亚德诺半导体公司，
类型：
国别省市：