串行接口的转换电路及方法技术

本发明专利技术公开了一种串行接口的转换电路及方法，该电路包括：生成模块，用于根据输入的单线串行接口的引脚Din产生周期性的时间窗信号，其中，在时间窗信号的每个周期内，时间窗信号从Din的第一个下降沿开始的预定时间内记为有效，且在预定时间到达时记为无效，时间窗口信号记为无效后，从Din的下一个下降沿开始进入时间窗信号的下一个周期；计数模块，用于在时间窗信号有效时，对Din的上升沿的个数进行计数；以及在时间窗信号无效时，复位计数模块；以及存储输出模块，用于根据时间窗信号的时序在计数模块复位之前存储计数模块的计数结果，并使用输出引脚Dout1和Dout2联合输出存储的计数结果。通过本发明专利技术提高了系统的性能。

【技术实现步骤摘要】

本专利技术涉及电子电路领域，尤其涉及一种。
技术介绍
现有技术中，电子电路之间的通讯方式主要分为并行通讯和串行通讯。其中，并行 通讯的通讯协议较简单，但信号线较多；串行通讯的信号线较少，容易实现远距离传输，但 通讯协议(即，接口电路)较复杂。一般的中低端电子产品，例如，主机与液晶显示驱动模块之间的信号连接，单片机 与发光器件阵列、数码管之间的通讯，这些通讯接口一般只进行单向数据传输，并且对数据 传输速度也要求不高(微秒级甚至毫秒级)，但都需要通讯接口尽可能地简单，易于实现， 并且因为液晶显示模块、数码管一般安装在电子产品、仪器设备的面板上，与主机之间有一 段距离，所以，不适宜使用并行通讯，这种情况下通常会采用单线串行接口。此外，在很多情况下，特别是电源产品设计中，会频繁地遭遇管脚数量受限的问 题。例如，在芯片级封装(Chip Scale Package，简称为CSP)中，两个管脚将占用整个芯片 三分之一的面积，不但浪费了电源元件的面积，也限制了电流容量，所以，这种情况下也适 合用单线串行接口来实现，仅通过一个管脚传输数据，以减少管脚占用，实现更小的封装， 从而降低了成本。目前，常用的串行总线有IC之间总线(Inter-1ntegrated Circuit,简称为I2C)、 通用串行总线(Universal Serial Bus，简称为USB)等，串行接口有串行外围接口 (Serial Peripheral Interface,简称为SPI)、RS_232等,但往往需要多根信号线。而如何实现单线 串行接口与多线串行总线或接口的兼容问题，是一个有待研究的方向。虽然现有技术中也拥有单线的通讯协议(Ι-wire)，其基本原理是通过在单线上产 生低脉冲，以脉冲的宽度来判断O或1，但是，由于是通过脉宽的宽度来判断，所以，相应的 长脉宽一定会比短脉宽长很多，这样会导致数据传输速率下降。同时，作为控制器还必须满 足输出脉宽的具体时间长度，因此，控制起来十分不便。在相关技术中，如果要若干单线串行协议进行数据传输，那么控制器必须满足时 隙要求。在许多不包含振荡器的设计电路中，没有足够的管脚用于控制逻辑，控制器的工作 很复杂，而包含振荡器的设计电路，需要参考振荡器的振荡频率来计数脉冲，且在没有数据 传输发生时也会消耗电量，这都限制了芯片的推广应用。
技术实现思路
本专利技术的主要目的在于提供一种串行接口的转换方案，以至少解决上述相关技术 中单线串行接口的兼容性差而导致芯片推广受限的问题。为了实现上述目的，根据本专利技术的一个方面，提供了一种串行接口的转换电路。根据本专利技术的串行接口的转换电路，包括生成模块，用于根据输入的单线串行接 口的引脚Din产生周期性的时间窗信号，其中，在时间窗信号的每个周期内，时间窗信号从Din的第一个下降沿开始的预定时间内记为有效，且在预定时间到达时记为无效，时间窗口 信号记为无效后，从Din的下一个下降沿开始进入时间窗信号的下一个周期；计数模块，用 于在时间窗信号有效时，对Din的上升沿的个数进行计数；以及在时间窗信号无效时，复位 计数模块；以及存储输出模块，用于根据时间窗信号的时序在计数模块复位之前存储计数 模块的计数结果，并使用输出引脚Dtjutl和Dwt2联合输出存储的计数结果。优选地,该转换电路还包括校准模块，用于延时生成模块产生的时间窗信号，以 保证存储输出模块的Dtjutl和Dwt2联合输出在计数模块复位之前存储的计数结果。优选地，校准模块包括四个相互串联的反相器。优选地，计数模块包括两个D触发器，其中，两个D触发器的复位端与校准模块的 输出端相连。优选地，预定时间由生成模块中的延迟单元决定。优选地，存储输出模块包括两个数字寄存器，其中，两个数字寄存器的输出分别为D0Utl 和 D()Ut2。优选地，该转换电路还包括锁存模块，用于锁住时间窗信号的每个周期内的Din 的第一个下降沿，以开启时间窗进行计时。优选地，生成模块包括一个或门、一个反相器和一个延时器。为了实现上述目的，根据本专利技术的另一方面，还提供了一种包括上述转换电路的 串行接口的转换方法。根据本专利技术的包括上述转换电路的串行接口的转换方法，包括以下步骤从Din的 第一个下降沿开始时间窗信号有效，在时间窗信号有效时，计数模块对Din的上升沿的个数 进行计数；在预定时间到达时，将计数模块的计数结果传送至存储输出模块，由存储输出模 块的Dtjutl和Dwt2联合输出存储的计数结果，并复位计数模块。为了实现上述目的，根据本专利技术的再一方面，还提供了一种串行接口的转换电路。根据本专利技术的串行接口的转换电路，包括第二生成模块，用于根据输入的单线串 行接口的引脚Din产生周期性的时间窗信号，其中，在时间窗信号的每个周期内，时间窗信 号从Din的第一个上升沿开始的预定时间内记为有效，且在预定时间到达时记为无效，时间 窗口信号记为无效后，从Din的下一个上升沿开始进入时间窗信号的下一个周期；第二计数 模块，用于在时间窗信号有效时，对Din的下降沿的个数进行计数；以及在时间窗信号无效 时，复位第二计数模块；以及第二存储输出模块，用于根据时间窗信号的时序在第二计数模 块复位之前存储第二计数模块的计数结果，并使用输出引脚Dtjutl和Dtjut2联合输出存储的计 数结果。通过本专利技术，采用根据输入的单线串行接口的引脚Din产生周期性的时间窗信号， 在时间窗信号有效时，对Din的上升沿的个数进行计数，在时间窗信号无效时，使用输出引 脚Dtjutl和Dtjut2联合输出在时间窗口有效时的计数值计数结果的方式，将单线信号解压为多 个信号，使得单线串行接口电路易于控制，解决了相关技术中单线串行接口的兼容性差而 导致芯片推广受限的问题，降低了产品成本，提高了系统的性能。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中图图图图图图图具体实施方式下文中将参考附图并结合实施例来详细说明本专利技术。需要说明的是，在不冲突的 情况下，本申请中的实施例及实施例中的特征可以相互组合。根据本专利技术实施例，提供了一种串行接口的转换电路。图1是根据本专利技术实施例 的串行接口的转换电路的示意图，如图1所示，该转换电路包括生成模块12，用于根据输 入的单线串行接口的引脚Din产生周期性的时间窗信号，其中，在时间窗信号的每个周期 内，时间窗信号从Din的第一个下降沿开始的预定时间内记为有效，且在预定时间到达时记 为无效，时间窗口信号记为无效后，从Din的下一个下降沿开始进入时间窗信号的下一个周 期；计数模块14，耦合至生成模块12，用于在时间窗信号有效时，对Din的上升沿的个数进行 计数；以及在时间窗信号无效时，复位计数模块14 ;以及存储输出模块16，耦合至生成模块 12和计数模块14，用于根据时间窗信号的时序在计数模块14复位之前存储计数模块14的 计数结果，并使用输出引脚Dtjutl和Dwt2联合输出存储的计数结果。通过该转换电路，生成模块12根据输入的单线串行接口的引脚Din产生周期性的 时间窗信号，计数模块14在时间窗信号有效时，对Din的上升沿的个数进行计数，存储输出 模块16在时间窗信本文档来自技高网...

【技术保护点】
一种串行接口的转换电路，其特征在于，包括：生成模块，用于根据输入的单线串行接口的引脚Din产生周期性的时间窗信号，其中，在所述时间窗信号的每个周期内，所述时间窗信号从Din的第一个下降沿开始的预定时间内记为有效，且在所述预定时间到达时记为无效，所述时间窗口信号记为无效后，从Din的下一个下降沿开始进入所述时间窗信号的下一个周期；计数模块，用于在所述时间窗信号有效时，对Din的上升沿的个数进行计数；以及在所述时间窗信号无效时，复位所述计数模块；以及存储输出模块，用于根据所述时间窗信号的时序在所述计数模块复位之前存储所述计数模块的计数结果，并使用输出引脚Dout1和Dout2联合输出存储的所述计数结果。

【技术特征摘要】

【专利技术属性】
技术研发人员：金兆祥，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：