本发明专利技术公布了基于可逆移位寄存器的四位可逆串/并行加法器，包括两个四位可逆并行存取移位寄存器、一个四位可逆加法器、一个五位可逆移位寄存器、一个可逆加法单元、一个可逆输出控制单元以及两个用于复制信号的F2G门和一个FG门。本发明专利技术设计了基于可逆逻辑门的可逆逻辑模块电路，采用模块化思想构建了一种结构简单的四位可逆串行/并行加法器，该电路能实现四位串行加法和四位并行加法功能，且消除了一般数字电路进行不可逆计算时信息位擦除所引起的能量损耗。
【技术实现步骤摘要】
本专利技术涉及极低功耗数字组合逻辑电路设计，特别涉及基于可逆移位寄存器的四位可逆串/并行加法器。
技术介绍
加法是数值计算和数据分析中最常用的运算之一。加法器是电子系统中常用的基本单元电路之一，广泛应用于数字信号处理和数字系统设计中。传统加法器的不可逆计算过程中会有信息位擦除，导致能量损失与电路功耗。低功耗与无损耗的数字电路研究是目前的学术前沿与研究热点，对于促进超大规模数字集成电子系统技术发展具有重要作用。Landauer指出，传统的数字电路中常用的与门、异或门等这些不可逆的门构造的电路在运行过程中，不可避免的会产生能量的损耗。每一位信息的丢失对应KT*Ln2焦耳的 热量产生，其中K是波尔兹曼常量，T是绝对温度。在一般室温下，虽然数字电路中一位运算所对应能量的散失很少，但是在计算过程中整个数字系统所消耗的总能量同信息位丢失的数目成正比。在超大规模集成数字电路与系统中，信息位丢失带来的能耗损失会导致芯片功耗急剧增加、芯片温度快速上升，则使得数字系统变得更不稳定和加速性能退化失效。Bennett证明了当数字电路是可逆(即可逆计算)时，理论上数字电路功耗等于零。量子逻辑门常作为一种可逆逻辑门，量子逻辑门具备可逆操作的特性，满足可逆计算的要求，其通过级联的方式可以综合设计量子可逆逻辑电路。量子可逆逻辑门与量子可逆逻辑电路由于其特殊的结构，不存在信息位的丢失和电能与热能的转换，可实现数字电路的可逆计算与无能量损耗。本专利技术提出一种面向无能量损耗数字电路的四位可逆串/并行加法器，该加法器由可逆逻辑门与可逆模块电路构成，满足可逆计算特性，可实现无功耗数字逻辑运算。专利技术内容本专利技术的目的是提供一种基于可逆移位寄存器的四位可逆串/并行加法器。采用模块化设计思想，用可逆逻辑门(如量子逻辑门)构建一种四位可逆加法器，该加法器既能实现并行加法功能，也可实现串行加法功能。本专利技术的四位可逆串/并行加法器技术方案是基于可逆移位寄存器的四位可逆串/并行加法器中的四位可逆并行存取移位寄存器，是由四个用于输入移位的可逆主从D触发器、四个具有信号选择输出功能的FRG门，以及若干用于信号复制的FG门和F2G门构成。该可逆并行存取移位寄存器包含一个串行输入、四个并行输入、一个时钟信号输入及一个功能切换控制输入。利用四个FRG门分别选择四个输入信号，分别作为四个可逆主从D触发器输入。通过外部信号控制FRG门，决定被选择信号为并行输入信号或串行输入信号。利用FG门和F2G实现对信号位的复制。基于可逆移位寄存器的四位可逆串/并行加法器中的四位可逆加法器，由四个可逆全加器级联而成，低位进位作为高位加法输入位，可完成两个四位二进制数的并行加法功能。基于可逆移位寄存器的四位可逆串/并行加法器中的五位可逆移位寄存器，由五个主从D触发器、四个FG门和两个F2G门构成。两个F2G用于复制时钟信号，激励发触发器工作。四个FG门用于复制触发器输出量。输入量从五位可逆移位寄存器输入端输入，从低位到高位，依次逐个移位，五个时钟周期完成一个输入量的移位操作。基于可逆移位寄存器的四位可逆串/并行加法器中的可逆加法单元，由一个可逆全加器和一个可逆主从D触发器级联而成，时钟下降沿触发，完成对串行输入量从低到高依次逐位带进位加法操作。基于可逆移位寄存器的四位可逆串/并行加法器中的可逆输出控制单元，由五个具有信号选择输出功能的FRG门和两个用于信号复制的F2G门构成。利用F2G复制外部控制信号，作为FRG的输入控制信号，利用控制信号对输入的两个五位二进制数实现选择输出。 基于可逆移位寄存器的四位可逆串/并行加法器中的可逆全加器，由两个PG门和一个FG门级联而成，可实现二进制带进位加法操作。本专利技术采用可逆逻辑门与模块化结构，设计了基于可逆移位寄存器的四位可逆串/并行加法器。本专利技术相比于现有的可逆加法器，其特点在于利用可逆移位寄存器、功能选择信号及时钟信号可选择实现串行加法和并行加法功能，电路结构简单、可靠性高。附图说明图I :基于可逆移位寄存器的四位可逆串/并行加法器；图2 :FG 门；图3 :F2G 门；图4 :FRG 门；图5:PG 门；图6 :可逆全加器电路；图7 :可逆全加器输入/输出信号；图8:可逆D触发器电路；图9 :可逆D触发器输入/输出信号；图10 :四位可逆并行存取移位寄存器电路；图11 :四位可逆并行存取移位寄存器输入/输出信号；图12 :可逆主从D触发器电路；图13 :可逆主从D触发器输入/输出信号；图14 :四位可逆加法器电路；图15 :四位可逆加法器输入/输出信号；图16 :可逆加法单元电路；图17 :可逆加法单元输入/输出信号；图18 :五位可逆移位寄存器电路；图19 :五位可逆移位寄存器输入/输出信号；图20 :可逆输出控制单元电路；图21 :可逆输出控制单元输入/输出信号。具体实施例方式为了加深对本专利技术的理解，下面将结合附图对本专利技术作详细阐述，该实施实例仅用于解释本方面，并不构成对本专利技术保护范围的限定。图I为本专利技术所述的基于可逆移位寄存器的四位可逆串/并行加法器，其包括两个四位可逆并行存取移位寄存器、一个四位可逆加法器、一个五位可逆移位寄存器、一个可逆加法单元、一个可逆控制输出单元和两个用于复制信号的F2G门和一个FG门。本专利技术中采用了四种可逆逻辑门，分别为图2中FG门、图3中F2G门、图4中FRG门、图5中PG门。I、可逆全加器。该部分电路如图6所示，由两个PG门和一个FG门级联而成。其输入/输出信号如图7。电路中使用的可逆D触发器电路如图8所示，由一个FRG门和两个FG门构成，其输入输出信号如图9。 2、四位可逆并行存取移位寄存器电路。该部分电路如图10所示，由四个用于输入移位的可逆主从D触发器、四个具有信号选择输出功能的FRG门，以及若干用于信号复制的FG门和F2G门构成。外部控制信号⑩通过F2G门产生多个控制信号作为四个FRG门的输入，从而控制FRG的输出。FRG输出串行输入量或并行输入量作为可逆主从触发器的输入。外部时钟信号CLK通过两个F2G门产生四个时钟信号，作为四个可逆主从触发器的时钟信号。利用四个FG门产生输出。该部分电路可在信号外部信号和CLK作用下产生四位并行输出或四位串行输出。其输入/输出信号如图11所示。串行输入量由In端口输入，由Out 口输出；并行输入量由X3X2X1Xtl输入，输出为Q3Q2Q1Qm电路中可逆主从D触发器如图12所示，由两个可逆D触发器和一个非门级联而成。该可逆主从D触发器输入/输出信号如图13。3、四位可逆加法器电路。该部分电路如图14所示，由四个可逆全加器构成，低位向高位进位，实现两个四位二进制数加法运算。其输入/输出信号如图15。4、可逆加法单元。该部分电路如图16所示，由一个可逆全加器和一个可逆主从触发器构成。其输入/输出信号如图17。该电路由时钟信号控制，前一位的进位在下一个下降沿到来时，作为下一位加法运算的输入，实现串行加法功能。5、五位可逆移位寄存器。该部分电路如图18所示，由五个可逆主从D触发器、两个F2G门和四个F2G门构成。用两个F2G门复制出五个时钟信号作为五个可逆主从D触发器的时钟输入信号。用四个FG门复制出输出量的高四位。其输入/输出信号如图19所示，In为输入端，输出为本文档来自技高网...
【技术保护点】
基于可逆移位寄存器的四位可逆串/并行加法器，其特征在于：包括两个四位可逆并行存取移位寄存器、一个四位可逆加法器、一个五位可逆移位寄存器、一个可逆加法单元、一个可逆输出控制单元以及两个用于复制信号的F2G门和一个FG门。
【技术特征摘要】
1.基于可逆移位寄存器的四位可逆串/并行加法器，其特征在于包括两个四位可逆并行存取移位寄存器、一个四位可逆加法器、一个五位可逆移位寄存器、一个可逆加法单元、一个可逆输出控制单元以及两个用于复制信号的F2G门和一个FG门。2.根据权利要求I所述的基于可逆移位寄存器的四位可逆串/并行加法器，其特征在于所述的四位可逆并行存取移位寄存器电路包括四个用于输入移位的可逆主从D触发器，四个具有信号选择输出功能的FRG门，以及若干用于信号复制的FG门和F2G门。3.根据权利要求I所述的基于可逆移位寄存器的四位可逆串/并行加法器，其特征在于所述的四位可逆并行存取一位寄存器可实现并行输入并行输出及串行输入串行输出。4.根据权利要求I所述的基于可逆移位寄存器的四位可逆串/并行加法器，其特征在于所述的四位可逆加法器电路由四个可逆全加器级联而成。5.根据权利要求I所述的基于可逆移位寄存器的四位可逆串/并行加法器，其...
【专利技术属性】
技术研发人员：王友仁，沈先坤，周影辉，
申请(专利权)人：南京航空航天大学，
类型：发明
国别省市：
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