浮点数累加电路及其实现方法技术

本发明专利技术实施例公开了一种浮点数累加电路及其实现方法，涉及数字计算技术领域，所述方法包括：对至少两个浮点数信号进行取反操作、指数运算操作、符号和运算操作、对阶操作、双路累加操作、加法操作、符号选择操作、规格化操作和溢出处理操作，输出所述输入信号组合的累加结果。本发明专利技术适用于浮点数运算。

【技术实现步骤摘要】

本专利技术涉及数字计算
，特别涉及在数字信号处理器或硬件加速器系统中构建一种。
技术介绍
近年来，在各种领域的应用中对高精度和高动态范围的要求逐渐成为最重要的一环，相对于定点而言，浮点数具有更高的精度以及更高的动态范围，所以浮点数越发受到重视。浮点数用于近似表示某个实数，其格式可以表示为{S，E，M}，其中，S为符号，E为指数，M为规格化的尾数，例如，{S，E，M} = (-1)SX (1+m) X2%由于浮点数自身的特点，决定了浮点数的运算要更加复杂，因此想要快速准确的获取浮点数运算结果需要更高配置的硬件设施。 现有技术中至少存在如下问题浮点数运算复杂度较高，需要性能更高的硬件设备支持，由于当前用于浮点数运算的加速器和浮点数字信号处理器核心的主频等硬件条件的限制，浮点数运算的运算精度无法达到最优的程度，大大限制了运算系统的浮点数运算性能。
技术实现思路
本专利技术的实施例提供一种，通过对运算系统的关键运算路径的时序进行优化，解决了现有技术中运算系统的浮点数运算性能不高的问题，提升了运算系统的运算性能。本专利技术实施例采用的技术方案为一种浮点数累加电路，所述电路包括信号输入端、取反电路、指数运算电路、符号和运算电路、对阶电路、双路累加电路、加法电路、符号选择电路、规格化电路、溢出处理电路和信号输出端，其中，所述信号输入端用于获得第一浮点数信号和第二浮点数信号；所述取反电路用于对所述第一浮点数信号和所述第二浮点数信号进行取反操作；所述指数运算电路用于根据所述第一浮点数信号得到第一幂指数，根据所述第二浮点数信号得到第二幂指数，由所述第一幂指数和所述第二幂指数的较大值得到较大幂指数，由所述较大幂指数和所述第一幂指数的差得到第一幂指数差，由所述较大幂指数和所述第二幂指数的差得到第二幂指数差；所述符号和运算电路用于对所述第一浮点数信号的符号和所述第二浮点数信号的符号求和，得到符号和信号； 所述对阶电路用于根据所述第一幂指数差对所述取反电路操作后的所述第一浮点数信号移位，根据所述第二幂指数差对所述取反电路操作后的所述第二浮点数信号移位；所述双路累加电路用于通过至少一级进位保留加法CSA电路将经过所述移位电路操作后的所述第一浮点数信号和所述第二浮点数信号以及符号和信号压缩为第三浮点数信号和第四浮点数信号；所述加法电路用于对所述双路累加电路操作后得到的所述第三浮点数信号和所述第四浮点数信号进行加法运算得到第一和信号和第二和信号，并对加法运算的结果求前导，得到第一前导信号和第二前导信号；所述符号选择电路用于选取所述第一和信号和所述第二和信号中的正值信号作为第一正值信号，并且选取所述第一前导信号和所述第二前导信号中的正值信号作为第二正值信号；所述规格化电路用于根据所述符号选择电路选择的所述第二正值信号和所述指数运算电路得到的所述较大幂指数对所述符号选择电路选择的所述第一正值信号进行规格化；所述溢出处理电路用于对规格化后的累加结果进行溢出处理；·所述信号输出端用于输出经过所述溢出处理电路处理后的累加结果。一种浮点数累加电路实现方法，包括通过信号输入端获得第一浮点数信号和第二浮点数信号；对所述第一浮点数信号和所述第二浮点数信号进行取反操作；根据所述第一浮点数信号得到第一幂指数，根据所述第二浮点数信号得到第二幂指数，由所述第一幂指数和所述第二幂指数的较大值得到较大幂指数，由所述较大幂指数和所述第一幂指数的差得到第一幂指数差，由所述较大幂指数和所述第二幂指数的差得到第二幂指数差；对所述第一浮点数信号的符号和所述第二浮点数信号的符号求和，得到符号和信号;根据所述第一幂指数差对所述取反电路操作后的所述第一浮点数信号移位，根据所述第二幂指数差对所述取反电路操作后的所述第二浮点数信号移位；通过至少一级进位保留加法CSA电路将经过所述移位电路操作后的所述第一浮点数信号和所述第二浮点数信号以及符号和信号压缩为第三浮点数信号和第四浮点数信号;对所述双路累加电路操作后得到的所述第三浮点数信号和所述第四浮点数信号进行加法运算得到第一和信号和第二和信号，并对加法运算的结果求前导，得到第一前导信号和第二前导信号；选取所述第一和信号和所述第二和信号中的正值信号作为第一正值信号，并且选取所述第一前导信号和所述第二前导信号中的正值信号作为第二正值信号；根据所述第二正值信号和所述较大幂指数对所述第一正值信号进行规格化；对规格化后的累加结果进行溢出处理；通过信号输出端输出经过所述溢出处理电路处理后的累加结果。与现有技术相比，本专利技术实施例通过对参与累加的浮点数信号的尾数按照符号进行取反，代替原有的对浮点数信号进行取负的步骤，缩短了计算路径的时延，提高了运算速度，并且将对阶移位之后的浮点数信号均通过CSA电路，使得所有参与累加的浮点数信号的计算路径一致，从而使每个参与累加的浮点数信号的计算分支的时延达到一致，对计算路径上的时延进行了优化，总体上整个电路减少了一级异或操作和一级加法操作，提高了计算效率。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。图I为本专利技术实施例一提供的浮点数累加电路结构示意图；图2为本专利技术实施例二提供的浮点数累加电路结构示意图；图3为本专利技术实施例三提供浮点数累加电路实现方法流程图。 具体实施例方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。为使本专利技术技术方案的优点更加清楚，下面结合附图和实施例对本专利技术作详细说明。需要说明的是，本专利技术中涉及的输入信号为复数，包括实数。一般应用于数据信号处理领域，比如图像处理系统，雷达系统和通讯系统。通过提升计算速度，提升复数累加/乘累加运算的效率，此电路和方法可以极大提升DSP (Digital Signal Processing,数字信号处理)或其它数字设备的性能。比如应用于LTE(Long Term Evolution,长期演进)、UMTS (Universal Mobile Telecommunications System,通用移动通信系统)、GSM (GlobalSystem for Mobile communications,全球移动通信系统)等现行通讯系统中的。实施例一本实施例提供一种浮点数累加电路，如图I所示，所述电路包括信号输入端101、取反电路102、指数运算电路103、符号和运算电路104、对阶电路105、双路累加电路106、加法电路107、符号选择电路108、规格化电路109、溢出处理电路110和信号输出端111，其中，所述信号输入端101用于获得第一浮点数信号和第二浮点数信号；所述取反电路102用于对所述第一浮点数信号和所述第二浮点数信号进行取反操作；所述指数运算电路103用于根据所述第一浮点数信号得到第一幂指数，根据所述第二浮点数信号得到第二幂指数，由所述第一幂指本文档来自技高网...

【技术保护点】
一种浮点数累加电路，其特征在于，所述电路包括：信号输入端、取反电路、指数运算电路、符号和运算电路、对阶电路、双路累加电路、加法电路、符号选择电路、规格化电路、溢出处理电路和信号输出端，其中，所述信号输入端用于获得第一浮点数信号和第二浮点数信号；所述取反电路用于对所述第一浮点数信号和所述第二浮点数信号进行取反操作；所述指数运算电路用于根据所述第一浮点数信号得到第一幂指数，根据所述第二浮点数信号得到第二幂指数，由所述第一幂指数和所述第二幂指数的较大值得到较大幂指数，由所述较大幂指数和所述第一幂指数的差得到第一幂指数差，由所述较大幂指数和所述第二幂指数的差得到第二幂指数差；所述符号和运算电路用于对所述第一浮点数信号的符号和所述第二浮点数信号的符号求和，得到符号和信号；所述对阶电路用于根据所述第一幂指数差对所述取反电路操作后的所述第一浮点数信号移位，根据所述第二幂指数差对所述取反电路操作后的所述第二浮点数信号移位；所述双路累加电路用于通过至少一级进位保留加法CSA电路将经过所述移位电路操作后的所述第一浮点数信号和所述第二浮点数信号以及符号和信号压缩为第三浮点数信号和第四浮点数信号；所述加法电路用于对所述双路累加电路操作后得到的所述第三浮点数信号和所述第四浮点数信号进行加法运算得到第一和信号和第二和信号，并对加法运算的结果求前导，得到第一前导信号和第二前导信号；所述符号选择电路用于选取所述第一和信号和所述第二和信号中的正值信号作为第一正值信号，并且选取所述第一前导信号和所述第二前导信号中的正 值信号作为第二正值信号；所述规格化电路用于根据所述符号选择电路选择的所述第二正值信号和所述指数运算电路得到的所述较大幂指数对所述符号选择电路选择的所述第一正值信号进行规格化；所述溢出处理电路用于对规格化后的累加结果进行溢出处理；所述信号输出端用于输出经过所述溢出处理电路处理后的累加结果。...

【技术特征摘要】

【专利技术属性】
技术研发人员：程志坤，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：