本发明专利技术具有：第i电路部（1a、1b）（i为各个1≤i≤N（N为2以上的整数）的整数），其级联连接有多个移位寄存器级（SR1、SR2、…、SRn），通过上述第i电路部（1a、1b）各自专用的供给配线（10b、10c、10e、10f）被供给驱动各上述移位寄存器级（SR1、SR2、…、SRn）的驱动信号（CKA1、CKA2、CKB1、CKB2）；和上述供给配线（10b、10c、10e、10f）。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及在显示面板形成为单片电路的移位寄存器电路。
技术介绍
近年来，在液晶面板上由非晶硅形成栅极驱动器实现成本削減的栅极单片电路化正在进行。栅极单片电路也被称为无栅极驱动器(gatedrive less)、面板内置栅极驱动器、内栅极面板(gate-in panel)等。图13表示构成由栅极单片电路形成的栅极驱动器的移位寄存器电路100的结构例。在该移位寄存器电路100中，各级(移位寄存器级)SRk(k为I彡k彡η的自然数) 具有设置端子SET、输出端子GOUT、重置端子RESET、低(Low)电源输入端子VSS、和时钟输入端子CLKl、CLK2。在各级SRk (k ^ 2)中，设置端子SET被输入前ー级SRk-I的输出信号Gk-I。第一级SRl的设置端子SET被输入栅极开始脉冲信号GSP。在各级SRk (k ^ I)中，输出端子GOUT对配置在有源区域101的对应的扫描信号线输出输出信号Gk。在各级SRk (k彡η-l)中，重置端子RESET被输入下ー级SRk + I的输出信号Gk + I。最终级SRn的重置端子RESET被输入清零(clear)信号CLR。低电源输入端子VSS被输入各级SRk中的低电位侧的电源电压即低电源电压VSS。时钟输入端子CLKl和时钟端子CLK2中的一方被输入时钟信号CKA1,并且另一方被输入时钟信号CKA2,在相邻的级之间,被输入到时钟输入端子CLKl的时钟信号和被输入到时钟输入端子CLK2的时钟信号交替(相互)替换。时钟信号CKAl和时钟信号CKA2具有图14所示的有源的时钟脉冲期间(在此，高电平期间)相互不重叠的互补的相位关系。时钟信号CKA1、CKA2的高电平侧(有源侧)的电压为VGH，低电平侧(非有源侧)的电压为VGL。低电源电压VSS与时钟信号CKAl、CKA2的低电平侧的电压VGL相等。在该例中，时钟信号CKAl和时钟信号CKA2相互为反相的关系，但也能够为ー个时钟信号的有源的时钟脉冲期间包含于另ー个时钟信号的非有源的期间内的关系(即时钟负载比不足1/2)。栅极开始脉冲信号GSP是在I帧期间(1F)的最初的时钟脉冲期间成为有源的信号。清零信号CLR是在I帧期间(IF)的最后的时钟脉冲期间成为有源(在此为高)的信号。图15表示图13的移位寄存器电路100的各级SRk的结构例。各级SRk具有5个晶体管T1、T2、T3、T4、T5和电容Cl。上述晶体管全部都是η沟道型的TFT。在晶体管Tl中，栅极和漏极与设置端子SET连接，源极与晶体管T5的栅极连接。在作为各级SRk的输出晶体管的晶体管T5中，漏极与时钟输入端子CLKl连接，源极与输出端子GOUT连接。即，晶体管T5作为栅极，进行被输入至时钟输入端子CLKl的时钟信号的通过和遮断。电容Cl连接到晶体管T5的栅极和源极之间。将与晶体管T5的栅极连接的节点称为netA。在晶体管T3中，栅极与重置端子RESET连接，漏极与节点netA连接，源极与低电源输入端子VSS连接。在晶体管T4中，栅极与重置端子RESET连接，漏极与输出端子GOUT连接，源极与低电源输入端子VSS连接。在晶体管T2中，栅极与时钟端子CLK2连接，漏极与输出端子GOUT连接，源极与低电源输入端子VSS连接。接着，使用图16对各级SRk的动作进行说明。在I帧期间的最初，栅极开始脉冲信号GSP作为移位寄存器电路100的移位脉冲被输入第一级SRl的设置端子SET。移位寄存器电路100，通过级联连接的各级SRk依次接收该移位脉冲，输出输出信号Gk的有源的脉冲。在各级SRk中，至移位脉冲被输入设置端子SET为止，晶体管T4、T5为高阻抗状 态，并且，晶体管T2当每次从时钟输入端子CLK2输入的时钟信号为高电平时变为导通(ON)状态，输出端子GOUT为保持低电平的期间。当设置端子SET被输入移位脉冲时，级SRk成为生成作为输出信号Gk的有源的脉冲的栅极脉冲的期间，晶体管Tl成为导通状态，对电容Cl进行充电。由于电容Cl被充电，设栅极脉冲的高电平为VGH，设晶体管Tl的阈值电压为Vth，节点netA的电位上升至VGH-Vth。其結果，晶体管T5成为导通状态，从时钟输入端子CLKl输入的时钟信号出现在晶体管T5的源极，但时钟输入端子CLKl被输入有时钟脉冲(高电平)的瞬间，由于电容Cl的自举作用，节点netA的电位被抑制,所以晶体管T5获得大的过度激励(overdrive)电压。由此，输入至时钟输入端子CLKl的时钟脉冲的VGH大体全振幅被传送至级SRk的输出端子GOUT并被输出，成为栅极脉冲。当移位脉冲向设置端子SET的输入结束时，晶体管Tl成为截止(OFF)状态。而且，节点netA和级SRk的输出端子GOUT为了解除成为浮动的电荷的保持，下ー级SRk + I的栅极脉冲作为重置脉冲被输入至重置端子RESET。由此，晶体管T3、T4成为导通状态，节点netA和输出端子GOUT与低电源电压VSS连接。所以，晶体管T5成为截止状态。当重置脉冲的输入结束吋，级SRk生成栅极脉冲的期间结束，输出端子GOUT再次成为保持低电平的期间。这样，如图17所示，对各栅极线依次输出输出信号Gk的栅极脉沖。在专利文献I等也记载有上述的这种栅极单片电路技术的移位寄存器电路。现有技术文献专利文献专利文献I :日本国公开专利公报“特开2005— 50502 (2005年2月24日公开)”
技术实现思路
专利技术要解决的课题但是，由于显示装置的大型化和高精细化，驱动显示面板的信号配线彼此的交叉电容(cross capacitive)、和与移位寄存器级SRk的输出连接的负载増大。与生成栅极脉冲的电源连接的全负载为低负载的情况下，如图18的(a)所示，栅极脉冲的形状相当接近方形脉冲。当交叉电容或负载增大时，如图18的(b)所示，由于配线延迟而在栅极脉冲的波形产生波动。当栅极脉冲的波形波动时，引起高电平期间的減少和子像素TFT的动作时机(定时)的偏移等，因此，当想要消除这些问题时，増大移位寄存器电路100所使用的晶体管的尺寸(沟道宽度W/沟道长L)，如图18的(C)所示，必须通过在本来想由栅极脉冲105使其动作时替代为振幅大的栅极脉冲106而供给，能够获取确保栅极脉冲的充足的高电平期间和正确的脉冲时机等的方法。以下，对这种生成栅极脉冲的电源的负载进行说明。如图13所示，作为驱动移位寄存器电路100的信号的配线，栅极开始脉冲信号GSP的配线100a、时钟信号CKAl的配线100b、时钟信号CKA2的配线100c、低电源电压VSS的配线100d、和清零信号CLR的配线IOOe等的多个配线形成在显示面板上。这些配线IOOa IOOe中特别是配线IOOb IOOd具有以从各电源或者各信号源至各移位寄存器级SRk的附近为止的方式引回的主配线；和从主配线被引入各个移位寄存器级SRk的支配线。图13作为ー个例子，表示配线IOOb的主配线IOOb (I)以及支配线IOOb (2)、和配线IOOc的主配线IOOc (I)以及支配线IOOc (2)。所以，具有主配线和支配线的配线IOObUOOc的各自具有与其它的配线交叉的部位，其结果，具有配线间的交叉电容。这对于其它的配线而言也同样。另外，配线100b、IOO本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：嶋田纯也，田中信也，菊池哲郎，山崎周郎，吉田昌弘，堀内智，小笠原功，
申请(专利权)人：夏普株式会社，
类型：
国别省市：
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