用于经加密存储器存取的系统技术方案

本实用新型专利技术涉及一种用于经加密存储器存取的系统。在一个方面中，所述系统包含：处理器，其经配置以用于产生受保护存储器位置的存储器地址；加密模块，其耦合到所述处理器且经配置以用于使用加密过程来加密数据，所述加密过程是通过所述存储器地址的至少一部分初始化的；以及存储器控制器，其耦合到所述加密模块以用于将所述经加密数据写入到所述受保护存储器位置。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术一般来说涉及电子装置，且更明确地说涉及经加密存储器。
技术介绍
越来越多多的装置包括数字存储器。举例来说，智能电话、蜂窝电话、机顶盒、全球定位系统(GPS)接收器、销售点系统和计算机都使用数字存储器。这些装置可存储各种个人数据和其它敏感信息。因此，对保护存储于这些装置中的信息的需要一直在增长。解决与数字存储器和/或包括数字存储器的装置有关的安全问题的一种尝试是加密数字存储器。一些常规加密方法强制实施数据大小限制或次序限制。举例来说，一些加密方法将存储器存取限制到固定大小(例如，所有存储器存取均为128位)或需要以相同 次序(例如，数据链)来处理数据。其它常规加密方法可招致大的处理开销，此可降低存储器存取的带宽。使用常规技术来加密数字存储器的一个缺点是存储器存取可以是随机的。举例来说，存取存储器的次序可以是随机的，且正存取的存储器的大小(例如，字节、字等)可以是随机的。
技术实现思路
一种加密模块，所述加密模块可接收存储器地址和待写入到所述存储器地址中的数据值。所述数据值可使用存储器地址作为用于加密过程的初始值来加密。所述数据值可接着存储于所述存储器中所述存储器地址处。在一些实施方案中，一种系统包括经配置以用于产生受保护存储器位置的存储器地址的处理器。所述系统还包括加密模块，所述加密模块耦合到所述处理器且经配置以用于使用加密过程来加密数据，所述加密过程是通过所述存储器地址的至少一部分初始化的。所述系统还包括存储器控制器，所述存储器控制器耦合到所述加密模块用于将所述经加密数据写入到所述受保护存储器位置。在另一实施方案中，所述加密模块进一步经配置以将预定义值存储于所述存储器地址的四个最低有效位中，其中所述预定义值包含具有四个O或四个I的值。在另一实施方案中，所述加密模块进一步经配置以将预定义值存储于所述存储器地址的一个或一个以上位中。在另一实施方案中，所述加密模块进一步经配置以在初始化所述加密过程之前，加扰所述存储器地址；以及使用伪随机值来加密所述经加扰存储器地址。所述加密/解密过程的特定实施方案提供以下优点中的一者或一者以上1)无数据大小限制地加密/解密存储器存取；2)无次序限制地加密/解密存储器存取；3)用于经加密/经解密存储器存取的经改进带宽；以及4)在不需要来自用户的初始值的情况下加密/解密数据。在附图及下文描述中中将阐明一个或一个以上所揭示实施方案的细节。依据所述描述、图式及权利要求书，其它特征、方面及优点将变得显而易见。附图说明图I是用于加密/解密数据的实例系统的概念框图。图2是实例加密/解密处理器的概念框图。图3图解说明示范性存储器。图4A是用于加密数据的示范性过程的流程图。图4B是用于解密数据的示范性过程的流程图。图5A到图5B是实例时序图。图6是实例加密/解密处理器的概念框图。 具体实施方式图I是用于加密数据的实例系统100的概念框图。实例系统100可以是微控制器架构，其包括微处理器核心102、DMA控制器104、IXD控制器106、存储器控制器108、芯片上存储器110、中断控制器112、加密/解密处理器114、系统总线矩阵116和多路复用器118。微处理器核心102可以是任何适当的微处理器核心。举例来说，所述微处理器核心可以是基于ARM的核心或数字信号处理器(DSP)核心。微处理器核心102可经由DMA控制器104和IXD控制器106与外部装置通信。举例来说，微处理器核心102可经由IXD控制器106来控制IXD显示器，且可经由DMA控制器104从外部存储器装置(例如，芯片外快闪存储器装置、帧缓冲器、硬驱动器、存储器映射端口等)读取/写入数据。微处理器核心102、DMA控制器104和IXD控制器106可经由存储器控制器108与外部装置交互。举例来说，LCD控制器106可使用存储器控制器108将数据写入到帧缓冲器中，且DMA控制器104可使用存储器控制器108从外部存储器装置读取大数据块。系统总线矩阵116可连接微处理器核心102、DMA控制器104、IXD控制器106和存储器控制器108。举例来说，系统总线矩阵116可包括MC_bus 120，其经由多路复用器118将微处理器核心102连接到存储器控制器；DMA_bus 122，其将DMA控制器连接到存储器控制器108 ；以及LCD_bus 124，其将IXD控制器106连接到存储器控制器108。系统总线矩阵116中和/或系统100中的每一总线可以是各种大小(例如，八位宽、十六位宽、三十二位宽和六十四位宽)。举例来说，MC_bus 120以及总线126和128可以是三十二位宽。虽然所述总线为三十二位宽，但存储器存取并非限于三十位存储器存取。举例来说，假定外部存储器装置为三十二位存储器(例如，字大小的存储器)，则微处理器核心102可发布字节(八位)读取/写入操作、半字(十六位)读取/写入操作和字(三十二)位读取/写入操作(8位的整数倍)。如上文所指示，微处理器核心102可经由多路复用器118连接到存储器控制器108。举例来说，多路复用器118可经由总线126将数据从MC_bus 120路由到加密/解密处理器114且经由总线128将数据从加密/解密处理器114路由到存储器控制器108。加密/解密处理器114可加密待由微处理器核心102写入到外部存储器装置中的数据。举例来说，在对外部存储器装置的写入操作期间，微处理器核心102经由MC_bus 120和多路复用器118将写入命令发射到存储器控制器108。所述写入命令包括存储器地址和待写入到所述存储器地址中的数据值。多路复用器118可经由总线126将微处理器核心102连接到加密/解密处理器114。加密/解密处理器114可使用存储器地址来加密数据值，且可经由总线128和多路复用器118将经加密数据值和存储器地址提供到存储器控制器108。虽然图I并未展示DMA控制器104或IXD控制器I 06经由多路复用器118连接到加密/解密处理器114，但在一些实施方案中，系统100可经布置使得DMA控制器104和/或IXD控制器106经由多路复用器118连接到加密/解密处理器114。在一些实施方案中，加密/解密处理器114和/或IXD控制器可包括DMA功能性。在这些实施方案中，加密/解密处理器114可加密待由DMA控制器104和/或LCD控制器106写入到外部存储器装置中的数据。另外，加密/解密处理器114可包括解密处理器(例如，加密/解密处理器)，其除编码数据外，还可解码从存储器装置读取的经加密数据。举例来说，微处理器核心102可向存储器控制器108发布读取操作，其包括存储器地址和待从所述存储器地址读取的数据大小。多路复用器118可经由总线128将存储器控制器108连接到解密处理器114。加密/解密处理器114可使用存储器地址来解密经编码数据且经由总线126和多路复用器118将 经解密数据值提供到微控制器核心102。图2是实例加密/解密处理器114的概念框图。实例加密/解密处理器114包括三个编码/解码模块201a、201b和201c。每一编码/解码模块201a、201b和201c包括地址寄存器202、密码加密器模块204和XOR算子206。虽然图2图解说明三个编码/解码模块，但加本文档来自技高网...

【技术保护点】
一种用于经加密存储器存取的系统，其特征在于包含：处理器，其经配置以用于产生受保护存储器位置的存储器地址；加密模块，其耦合到所述处理器且经配置以用于使用加密过程来加密数据，所述加密过程是通过所述存储器地址的至少一部分初始化的；以及存储器控制器，其耦合到所述加密模块以用于将所述经加密数据写入到所述受保护存储器位置。

【技术特征摘要】
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【专利技术属性】
技术研发人员：纪尧姆·佩昂，阿兰·韦尔涅，米歇尔·杜盖，
申请(专利权)人：爱特梅尔公司，
类型：实用新型
国别省市：