用于信号转换器的源同步测试的装置和方法制造方法及图纸

本发明专利技术公开了在自动测试器（40）中，包括第一信号转换器（41），用于利用转换时钟信号（CLK）将信号从数字信号域转换到模拟信号域以获得模拟激励信号（STIM）；第一信号路径（42），用于将模拟激励信号（STIM）从第一信号转换器（41）转发到第二信号转换器（43），所述第二信号转换器被适配为将模拟激励信号（STIM）从模拟信号域转换回数字信号域；以及第二信号路径（44），用于将转换时钟信号（CLK）或由转换时钟信号得到的信号从第一信号转换器（41）转发到第二信号转换器（43），以使得响应于转换时钟信号（CLK）的时钟周期的模拟激励信号（STIM）经由第一信号路径（42）的传输延迟与所述时钟周期的转换时钟信号经由第二信号路径（44）的传输延迟之间的差值（Δt）在预定的容限范围内，从而使得模拟激励信号（STIM）与被转发的转换时钟信号（CLK）或者由该转换时钟信号得到的信号之间的相对抖动被保持为最小值。

【技术实现步骤摘要】
【国外来华专利技术】说明书本专利技术的实施例涉及自动测试设备(ATE)，并且更具体地涉及用于对例如模数转换器(ADC)或数模转换器(DAC)的信号转换器进行源同步自动测试的概念。随着ADC或DAC的转换频率的提高，用生产规模量来评估这些信号转换器的性能的问题变得越来越困难。一个困难源自测试信号转换器的传统模式，这些传统模式在高频时往往反映的是作为待测试设备(DUT)的信号转换器和测试硬件的组合性能，而不是DUT自身的性能。 当在GHz (千兆赫兹)频率范围内测试高速的高性能ADC和DAC时，对传统ATE上的性能的限制因素越来越多地由激励和转换(采样)时钟信号中的抖动決定。抖动是周期性信号的时间波动，通常是相对于參考时钟源的时间波动。抖动可以用诸如连续脉冲的频率或周期性信号的相位之类的特性来观察。然而，就ATE的性能而言，一般的假设是限制效应是由转换时钟自身的抖动造成的。因此，很多的成本和研发精力通常被放在提供超低抖动时钟上，例如通过研发包括高精锁相环(PLL)结构的低抖动时钟发生器。ATE系统通常利用所谓的任意波形发生器(AWG)作为用于测试诸如ADC或DAC之类的DUT的非常灵活的激励信号源。虽然其它实本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：伯恩德·拉奎，
申请(专利权)人：爱德万测试新加坡私人有限公司，
类型：
国别省市：