本发明专利技术公开了在自动测试器（40）中，包括第一信号转换器（41），用于利用转换时钟信号（CLK）将信号从数字信号域转换到模拟信号域以获得模拟激励信号（STIM）；第一信号路径（42），用于将模拟激励信号（STIM）从第一信号转换器（41）转发到第二信号转换器（43），所述第二信号转换器被适配为将模拟激励信号（STIM）从模拟信号域转换回数字信号域；以及第二信号路径（44），用于将转换时钟信号（CLK）或由转换时钟信号得到的信号从第一信号转换器（41）转发到第二信号转换器（43），以使得响应于转换时钟信号（CLK）的时钟周期的模拟激励信号（STIM）经由第一信号路径（42）的传输延迟与所述时钟周期的转换时钟信号经由第二信号路径（44）的传输延迟之间的差值（Δt）在预定的容限范围内，从而使得模拟激励信号（STIM）与被转发的转换时钟信号（CLK）或者由该转换时钟信号得到的信号之间的相对抖动被保持为最小值。
【技术实现步骤摘要】
【国外来华专利技术】说明书本专利技术的实施例涉及自动测试设备(ATE)，并且更具体地涉及用于对例如模数转换器(ADC)或数模转换器(DAC)的信号转换器进行源同步自动测试的概念。随着ADC或DAC的转换频率的提高，用生产规模量来评估这些信号转换器的性能的问题变得越来越困难。一个困难源自测试信号转换器的传统模式，这些传统模式在高频时往往反映的是作为待测试设备(DUT)的信号转换器和测试硬件的组合性能，而不是DUT自身的性能。 当在GHz (千兆赫兹)频率范围内测试高速的高性能ADC和DAC时，对传统ATE上的性能的限制因素越来越多地由激励和转换(采样)时钟信号中的抖动決定。抖动是周期性信号的时间波动，通常是相对于參考时钟源的时间波动。抖动可以用诸如连续脉冲的频率或周期性信号的相位之类的特性来观察。然而，就ATE的性能而言，一般的假设是限制效应是由转换时钟自身的抖动造成的。因此，很多的成本和研发精力通常被放在提供超低抖动时钟上，例如通过研发包括高精锁相环(PLL)结构的低抖动时钟发生器。ATE系统通常利用所谓的任意波形发生器(AWG)作为用于测试诸如ADC或DAC之类的DUT的非常灵活的激励信号源。虽然其它实现方式也是可以构想的，但是ー些AWG是利用诸如所谓的直接信号合成(DDS)之类的数字信号处理技术来合成波形。这里，任意2周期的激励信号的周期的幅度值作为所谓的查找表(LUT)被存储在诸如只读存储器(ROM)之类的计算机存储器中。这样的好处是尽可能多的幅度值按尽可能好的幅度分辨率被存储。直接数字合成器利用所谓的相位累加器数值计算在转换时钟信号的每个时钟周期中的周期性信号的数字相位(P，并利用查找表确定相关联的数字幅度值。最后，由DAC根据数字幅度值生成模拟输出信号。所谓的调谐字构成相位累加器的相位増量Aq>。即，在时钟周期n中，相位累加器的相イ被增加相位增量A(p，即<p=<p+A(p。累加器的数字相位字由特定数目的位构成每当相位累加器溢出时，周期性信号的整个周期被生成。因此，相位累加器的相位増量Atp和直接数字合成器的转换时钟频率定义了由AWG或DDS生成的正弦模拟激励信号的输出频率fSTIM。即，AffG生成用于DUT的模拟激励信号所使用的数据通常是正弦波的理想等距离采样点，其中取决于相位増量，转换时钟频率可以低干、等于或高于所生成的输出或激励频率fSTIM。但是，当转换时钟包含抖动时，样本被输出时具有相对于所希望的时间点的偏移。然而，当DUT利用稳定的采样时钟对AWG输出信号(激励信号)采样时，经采样的DUT输入信号看上去是经过相位调制的。在抖动是频率为ち的正弦抖动的情况下，经采样的信号在其波谱中显示在频率fSTIM±m*も处和由n阶Bessel函数Jn(X)给定的幅度的旁瓣，其中m*Tjpp*fSTIM并且Tjpp表示正弦抖动的两个连续峰值之间的时间。作为示例，图I示出了针对具有频率fSTIM=100MHz的所生成的符号波测试或激励信号的波谱，所述信号包含30ps (皮秒)正弦峰值到峰值抖动(f>2MHZ)。由于相位调制深度很小，占主导的激励是决定信噪比(SNR)的在fSTIM±fV处的第一旁瓣。其幅度可以从第一阶的Bessel函数J1 (X)得出，对于较小幅度X的情况，J1(X)可以用J1 (X) x/2。因而，SNR可以被表示为SNR =-20 Iog10 (Ji r/2 Tjpp fSTIM)，(I)其中是正弦抖动的两个连续峰值之间的时间。图2示出了稳定的fSTIM=100MHzADC输入信号相对于被注入ADC的采样时钟中的正弦峰值到峰值抖动的用等式(I)表示的关系。因为针对当今最新水平的ADC(例如针对200Msps的16位ADC，Msps=每秒钟兆个样本)的指定SNR在70dBc的范围内，对于输入激励或测试信号与采样时钟之间的抖动的限制在2ps峰值到峰值的范围内。在ATE中生成具有低于2ps峰值到峰值抖动的低抖动时钟是具有挑战性的。然而，将这种低抖动时钟分配到庞大且复杂的片上系统(SoC) ATE中的很多个时钟单元以及DUT中并保持如此低的抖动是更具有挑战性的。通常，当ADC或DAC要在测试SoC设备中被测试时，激励信号在混合信号信道中被生成，所述混合信号信道从利用PLL与广泛分布的主 时钟同步的时钟板得到其AWG转换时钟。相比之下，被用作DUT ADC的转换时钟的时钟是利用独立定时发生器从数字信道中生成的，所述独立定时发生器的时钟来自于同样利用自己的PLL与主时钟同步的不同时钟板。这些传统的测试概念在图3A和图3B中被示出。图3A示出了 ATE系统30，该系统包括AWG 31、待测试的ADC 33和主时钟发生器35。一般来说,AWG 31包括生成模拟测试或激励信号的第一混合信号测试卡。第二测试卡或负载板包括待测试的ADC 33。通常，为DUT ADC 33提供时钟的数字信道37和包含AWG31的测试卡基于由主时钟发生器35提供的公共參考时钟或主时钟分别生成它们自己的内部时钟信号。即，模拟激励信号例如通过直接信号合成在混合信号信道中被生成，所述混合信号信道从利用PLL 39与主时钟发生器35所提供的广泛分布的主时钟同步的第一时钟板得到其AWG转换时钟。然而，DUT33利用通过数字信道37提供的时钟对模拟激励信号进行采样。因而，AWG 31的转换时钟源自于第一时钟域，而DUT ADC 33的转换时钟源自于不同于第一时钟域的第二时钟域。由于数字信道37采用基于本地延迟线的位级别定时，所以第一和第二时钟域之间的一定量的高频抖动可能是难以避免的。因为抖动，激励设备31和待测试设备33不以源同步的方式进行操作。在图3B中，数模转换器31和数字转换器(即，ADC 33)的角色被反转，这意味着在图3B中所图示的测试装置中，DAC 31是在基于通过数字信道47提供的主时钟35的内部转换时钟下工作的待测试设备(DUT)。同样，DUT DAC 31和ADC 33的转换时钟源自于物理上不同的时钟域，这两个时钟域分别利用不同的PLL由主时钟35得到转换时钟。基于上述用于测试ADC和/或DAC的传统测试概念，本专利技术的目的在于提供ー种改进的测试概念，能够减少甚至消除激励设备和DUT时钟之间的抖动。这个目的通过根据权利要求I所述的自动测试器、根据权利要求11所述的自动测试系统和根据权利要求15所述的自动测试方法来实现。如上所述，在测试混合信号设备中的信号转换器时，ATE中的信号转换器和DUT中的信号转换器总是形成其自己的针对抖动的时钟域，因为ATE和DAC在测试期间始终是成对出现的。包括DAC的AWG被用于测试ADC，并且数字转换器(即，ADC)被用于测试DAC。在到ADC和DAC的数字接ロ处的数据在建立和保持时间上具有一定的余量，所以它们不会受少量抖动的影响并且可以用抖动清除较差的测试器时钟来传送。而激励或测试信号和转换时钟之间的抖动是对于性能而言真正关键的。本专利技术发现只有ADC转换时钟信号和由DAC提供的激励信号之间的相对抖动是实质性的。即，当考虑到相关抖动是激励信号与(用于采样或合成)激励信号的转换时钟信号之间的相对现象时，针对低抖动时钟的成本和研发投入可以被最小化。当混合信号信道本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：伯恩德·拉奎，
申请(专利权)人：爱德万测试新加坡私人有限公司，
类型：
国别省市：
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