本发明专利技术提供了一种移位寄存器单元及其驱动方法、栅极驱动装置和显示装置。所述移位寄存器单元包括RS触发器、上拉薄膜晶体管和下拉薄膜晶体管，其中，所述RS触发器，置位端与输入端连接，复位端与复位信号输入端连接，正相输出端与上拉节点连接，反相输出端与下拉节点连接；所述上拉薄膜晶体管，栅极与上拉节点连接，源极与时钟信号输入端连接，漏极与输出端连接；所述下拉薄膜晶体管，栅极与下拉节点连接，源极与输出端连接，漏极与低电平输出端连接。本发明专利技术可以去除原有的复位薄膜晶体管，从而减小了阵列基板行驱动布局的区域，利于实现窄边框的设计。
【技术实现步骤摘要】
本专利技术涉及显示领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动装置和显示装置。
技术介绍
如图I所示，现有的移位寄存器单元电路包括RS触发器11、上拉薄膜晶体管TU、下拉薄膜晶体管TD和复位薄膜晶体管Treset，其中，所述RS触发器11，置位端S接入输入信号，复位端R接入复位信号，正相输出端Q与上拉节点Pu连接，反相输出端G与下拉节点ro连接； 所述上拉薄膜晶体管TU，栅极与上拉节点连接，源极接入第一时钟信号输入端CLK连接，漏极与输出端Output连接；所述下拉薄膜晶体管TD,栅极与下拉节点F1D连接,源极与输出端Output连接,漏极与低电平输出端VGL连接；所述复位薄膜晶体管Treset，栅极接入复位信号，源极与输出端Output连接，漏极与低电平输出端连接。为了使输出端Output放电，一般使用复位薄膜晶体管Treset，但是，复位薄膜晶体管Treset需要从栅线(Gate Line)整个的电容中进行放电，需要相当大的W/L (宽长比)的设计，导致GOA layout (阵列基板行驱动布局)区域变大,不利于narrow bezel (窄边框)的设计。如图2所示，在现有的移位寄存器单元电路中，根据一种具体实施方式，所述RS触发器11包括第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9和自举电容Cl，其中，所述上拉薄膜晶体管TU的栅极与输出端Output之间并联有自举电容Cl ；所述第一薄膜晶体管Tl，栅极和源极接入输入信号，漏极与所述上拉节点PU连接;所述第二薄膜晶体管T2，栅极接入复位信号，源极与所述上拉节点PU连接，漏极与低电平输出端VGL连接；所述第三薄膜晶体管T3，栅极与所述第五薄膜晶体管T5的源极连接，源极与第二时钟输入端CLKB连接，漏极与所述下拉节点ro连接；所述第四薄膜晶体管T4，栅极与所述上拉节点PU连接，源极与所述下拉节点ro连接，漏极与低电平输出端VGL连接；所述第五薄膜晶体管T5，栅极与所述上拉节点PU连接，漏极与低电平输出端VGL连接；所述第六薄膜晶体管T6，栅极与源极与第二时钟信号输入端CLKB连接，漏极与所述第三薄膜晶体管T3的栅极连接；所述第七薄膜晶体管T7，栅极与所述下拉节点ro连接，源极与所述上拉节点PU连接，漏极与低电平输出端VGL连接；所述第八薄膜晶体管T8，栅极与第二时钟信号输入端CLKB连接，源极与输出端Output连接，漏极与低电平输出端VGL连接；所述第九薄膜晶体管T9，栅极与第二时钟信号输入端CLKB连接，源极与输入端Input连接,漏极与所述上拉节点PU连接；PD_CN节点是与所述第五薄膜晶体管T3的栅极连接的节点；第一时钟信号和第二时钟信号反相；在本实施例中，上拉薄膜晶体管TU、下拉薄膜晶体管TD、第一薄膜晶体管Tl、第二 薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8和第九薄膜晶体管T9都是η型TFT。目前，a-SiTFT (非晶硅薄膜晶体管)IXD (液晶平板显示器)也在致力于开发和poly-Si TFT IXD —样的在玻璃基板上同时形成数据驱动电路、栅极驱动电路和像素阵列来减少阵列工艺的数量。
技术实现思路
本专利技术的主要目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动装置和显示装置，可以去除原有的复位薄膜晶体管，从而减小了阵列基板行驱动布局的区域，利于实现窄边框的设计。为了达到上述目的，本专利技术提供了一种移位寄存器单元，包括RS触发器、上拉薄膜晶体管、下拉薄膜晶体管和自举电容，其中，所述RS触发器，置位端与输入端连接，复位端与复位信号输入端连接，正相输出端与上拉节点连接，反相输出端与下拉节点连接；所述上拉薄膜晶体管，栅极与上拉节点连接，源极与时钟信号输入端连接，漏极与输出端连接；所述下拉薄膜晶体管，栅极与下拉节点连接，源极与输出端连接，漏极与低电平输出端连接。实施时，所述RS触发器还分别与正向扫描控制信号和反向扫描控制信号连接；当正向扫描控制信号为高电平而反向扫描控制信号为低电平时，输入信号接入所述RS触发器的置位端，复位信号接入所述RS触发器的复位端；当正向扫描控制信号为低电平而反向扫描控制信号为高电平时，复位信号接入所述RS触发器的置位端，输入信号接入所述RS触发器的复位端。实施时,所述RS触发器包括上拉控制单元,输出端复位控制单元和上拉节点复位控制单元，其中，所述上拉控制单元，分别与所述输入端、所述正向扫描控制信号、所述上拉节点和所述输出端连接，用于控制所述上拉薄膜晶体管上拉所述输出端的电位；所述输出端复位控制单元，分别与所述复位信号输入端、所述反向扫描控制信号、所述低电平输出端、所述上拉节点和所述下拉节点连接，用于在所述上拉控制单元控制上拉所述输出端的电位之后，控制所述上拉节点输出高电平而所述下拉节点输出低电平，从而使得所述输出端通过上拉薄膜晶体管放电至时钟信号输入端，从而复位所述输出端；所述上拉节点复位控制单元,分别与所述高电平输出端、上拉节点和下拉节点连接，用于控制下拉节点的电位为高电平从而通过所述下拉薄膜晶体管维持所述输出端输出低电平，并控制复位所述上拉节点。实施时，所述上拉控制单元包括第一薄膜晶体管和自举电容；所述输出端复位控制单元包括第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管；所述上拉节点复位控制单元包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管；所述自举电容连接于所述上拉节点和所述输出端之间； 所述第一薄膜晶体管，栅极与输入端连接，源极与正向扫描控制信号连接，漏极与上拉节点连接；所述第二薄膜晶体管，栅极与复位信号输入端连接，源极与上拉节点连接，漏极与反向扫描控制信号连接；所述第三薄膜晶体管，栅极与上拉节点连接，源极与下拉节点连接，漏极与低电平输出端连接；所述第四薄膜晶体管，栅极与上拉节点连接，漏极与低电平输出端连接；所述第五薄膜晶体管，栅极与所述第四薄膜晶体管的源极连接，源极与驱动电源的高电平输出端连接，漏极与下拉节点连接；所述第六薄膜晶体管，栅极和源极与高电平输出端连接，漏极与所述第五薄膜晶体管的栅极连接；所述第七薄膜晶体管，栅极与下拉节点连接，源极与上拉节点连接，漏极与低电平输出端连接。实施时，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管、所述第八薄膜晶体管和所述第九薄膜晶体管都是η型TFT。本专利技术还提供了一种驱动移位寄存器单元的方法，应用于上述的移位寄存器单元，该方法包括在输入阶段RS触发器的正相输出端输出高电平，时钟信号输入端输入低电平，输出端输出低电平；经过一个时间间隔后，在输出阶段时钟信号输入端输入高电平，上拉节点的电位被自举而上升，并输出端输出高电平；在复位阶段首先时钟信号输入端输入低电平，上拉节点的电位降低，由于复位信号仍为低电平，从而上拉节点的电位仍保持高电平，输出端通过上拉薄膜晶体管放电至时钟信号输入端，实现了输出端的复位；之后复位信号为高电平，上拉节点的电位本文档来自技高网...
【技术保护点】
一种移位寄存器单元，其特征在于，包括RS触发器、上拉薄膜晶体管、下拉薄膜晶体管和自举电容，其中，所述RS触发器，置位端与输入端连接，复位端与复位信号输入端连接，正相输出端与上拉节点连接，反相输出端与下拉节点连接；所述上拉薄膜晶体管，栅极与上拉节点连接，源极与时钟信号输入端连接，漏极与输出端连接；所述下拉薄膜晶体管，栅极与下拉节点连接，源极与输出端连接，漏极与低电平输出端连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：韩承佑，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：
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