逻辑电路中的故障检测和减轻制造技术

本发明专利技术涉及逻辑电路中的故障检测和减轻。本发明专利技术针对监视逻辑电路的故障的方法。具体地说，该方法针对建立并行逻辑电路核心，其中，通过由冗余校验器比较在关键位置处等效的并行路径来检测故障。任何误匹配将导致预定故障自动防护操作模式。另外，应用重要的技术，以定期运用各个并行路径来保证，从而按不干扰被监视或控制的任何过程的方式检验并行核心。该特征在某些工业如核电工业中是重要的，在这里，安全关键操作对于可能不经常被利用的逻辑电路块要求很高的可靠性状态。

【技术实现步骤摘要】

本专利技术一般涉及一种用于设计高完整性逻辑电路的方法。本专利技术具体地针对安全相关控制系统，这些安全相关控制系统包括核电站反应堆保护系统，在这里完整性和可靠性是最重要的。本专利技术特别针对在诸如PAL、CPLD、FPGA、ASIC、或门阵列(Gate Array)之类的逻辑装置中、或在多个逻辑装置的组合中实施这些方法。该逻辑装置通常被安装在印刷电路板上。
技术介绍
其它人已经试图改进计算机化系统中的任务关键逻辑部件的可靠性。例如，美国专利7，290, 169描述了一种核心级处理器锁步系统，其中，两个微处理器并行地操作，并且它们各自提供被比较的外部输出信号。微处理器意味着按锁步(Iockst印)操作，也就是说，按紧密协调方式操作，使得它们的输出将按可靠的方式匹配。在实际应用中，该方法对于安全关键系统具有许多问题。难以将微处理器完全保持在锁步中。在系统中可能有未发现的故障，直到系统被实际使用。美国专利7，237，144提供类似的操作想法和困难，但提供离芯片锁步校验以抗击“软差错”。它具有刚才描述的相同困难。美国专利6，233，702描述了一种复杂的多处理器系统，该多处理器系统通过采用硬本文档来自技高网...

【技术保护点】
一种高完整性逻辑电路，包括：a.多个并行核心，其中，所述并行核心用于实施所述逻辑电路的关键功能，b.其中，所述并行核心是冗余的或相异的，c.冗余校验器，其中，所述冗余校验器用于：i.检验来自第一并行核心的多个值是否与来自第二并行核心的多个值相匹配，并且ii.根据预定标准，将所述逻辑电路激活到故障自动防护状态，d.其中，所述逻辑电路与多个输入和多个输出连接，e.其中，所述逻辑电路执行与所述输入和所述输出相关的任务，f.其中，在所述逻辑电路与所述输入和所述输出之间的通信由从包括如下的组中选择的至少一项保护：i.冗余性，ii.循环冗余校验，iii.对于所述输入的翻转测试，及iv.对于所述输出的读回，...

【技术特征摘要】

【专利技术属性】
技术研发人员：S·D·索伦森，S·索加尔德，
申请(专利权)人：西屋电气有限责任公司，
类型：发明
国别省市：