画素阵列基板制造技术

本实用新型专利技术公开了一种画素阵列基板，包括一基板、多条扫描线、多条数据线、多条共享线、多个画素单元与多个遮蔽电极。扫描线、数据线与共享线均配置在基板上。所述数据线与所述扫描线交错，以在基板的平面上划分出多个画素区域。各个画素单元配置在其中一个画素区域内，并包括一画素电极。各个画素电极具有一第一侧边缘，而位于相邻二条扫描线之间的所述第一侧边缘均面向其中一条扫描线。所述遮蔽电极分别配置在所述画素区域内，并位于所述画素电极与基板之间。各个遮蔽电极凸出于其中一个第一侧边缘，并与共享线、扫描线与数据线电性绝缘。本实用新型专利技术的画素阵列基板运作时，能减少发生画面质量因受到耦合电容的影响而被破坏的情形。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是有关于一种显示器的元件，且特别是有关于一种画素阵列基板(pixel array substrate)
技术介绍
目前有些大尺寸或高分辨率的液晶显示器(Liquid Crystal Display, LCD)具有大量的扫描线(scan line)，而这类型的液晶显示器在运作时会一次驱动多条相邻的扫描线，以开启多个薄膜晶体管(Thin-Film Transistor, TFT)。这样能增加各个画素电极(pixel electrode)所对应的液晶电容(liquid crystal capacitance)的充电时间，进而减少发生液晶电容充电不足的情形。在上述液晶显示器中，各个画素电极以及与其相邻的扫描线二者会形成耦合电容，而所述耦合电容会影响画素电极所产生的灰阶电压。当液晶显示器运作时，一些扫描线会被驱动，以使一些画素电极产生灰阶电压来对液晶电容充电。然而，此时，仍有其它扫描线未被驱动，所以所述耦合电容所存有的电荷量并不一致。这可能会造成画素电极所产生错误的灰阶电压，破坏液晶显示器的画面质量。
技术实现思路
有鉴于此，本技术的主要目的在于提供一种能降低耦合电容对灰阶电压的影响的画素阵列基板。为达到上述目的，本技术提出一种画素阵列基板，其包括一基板、多条扫描线、多条数据线、多条共享线、多个画素单元、一绝缘层以及多个遮蔽电极。基板具有一平面。所述扫描线彼此并列，并配置在该平面上；而所述数据线彼此并列，并配置在该平面上；所述数据线与所述扫描线交错，在平面上划分出多个画素区域。所述共享线与所述扫描线并列，并配置在平面上。各个画素单元配置在其中一个画素区域内，各画素单元并包括一画素开关、一画素电极以及一导电柱。所述画素开关电性连接所述扫描线与所述数据线。所述导电柱连接在所述画素开关与所述画素电极之间，其中各个画素电极具有一第一侧边缘，而位于相邻二条扫描线之间的所述第一侧边缘均面向其中一条扫描线。绝缘层配置在所述画素电极与平面之间，并覆盖所述扫描线、所述数据线、所述共享线以及所述画素开关。所述导电柱配置在绝缘层中。所述遮蔽电极分别配置在所述画素区域内，并位于所述画素电极与平面之间。所述遮蔽电极分别与所述画素电极部分重叠，其中各个遮蔽电极凸出于其中一个第一侧边缘，且所述遮蔽电极均与所述共享线、所述扫描线以及所述数据线电性绝缘。在本技术一实施例中，上述画素阵列基板更包括一保护层。保护层配置在平面与绝缘层之间，并覆盖所述扫描线与所述共享线，其中所述遮蔽电极配置在保护层与绝缘层之间。在本技术一实施例中，各个画素区域内的遮蔽电极的数量为一个。在本技术一实施例中，各个画素区域内的遮蔽电极的数量为多个。在本技术一实施例中，各个画素电极更具有一对彼此相对的第二侧边缘，而第一侧边缘连接在该两个第二侧边缘之间。同一画素区域内的其中一个遮蔽电极凸出于该两个第二侧边缘。在本技术一实施例中，上述画素阵列基板更包括多个电容电极。所述电容电极分别配置在所述画素区域内，并连接所述共享线。绝缘层更覆盖所述电容电极，而各个电容电极与其中一个画素电极部分重叠。在本技术一实施例中，各个画素电极更具有一对彼此相对的第二侧边缘，而第一侧边缘连接在该两个第二侧边缘之间。各个电容电极凸出于其中一个第二侧边缘。在本技术一实施例中，各个画素区域内的电容电极的数量为多个。 在本技术一实施例中，各条共享线具有相对二侧边，而所述电容电极凸出于所述共享线的其中一个侧边。在本技术一实施例中，上述各条共享线具有相对二侧边，而所述电容电极凸出于所述共享线的所述侧边。在本技术一实施例中，各个画素区域内的遮蔽电极的数量为多个。在同一个画素区域中，电容电极位于所述遮蔽电极之间。在本技术一实施例中，各个画素电极更具有一对彼此相对的第二侧边缘，而第一侧边缘连接在该两个第二侧边缘之间。所述遮蔽电极的形状均为环形，且各个遮蔽电极凸出于其中一个画素电极的第一侧边缘与该两个第二侧边缘。基于上述，当本技术的画素阵列基板运作时，所述遮蔽电极能产生电场屏蔽效应(electric field shielding effect),进而能降低画素电极与扫描线二者所形成的耦合电容对灰阶电压的影响，以减少发生画面质量因受到耦合电容的影响而被破坏的情形。附图说明图IA是本技术一实施例的画素阵列基板的俯视示意图；图IB是沿图IA中I-I线剖面所绘制的剖面示意图；图2是本技术另一实施例的画素阵列基板的俯视不意图；图3是本技术又一实施例的画素阵列基板的俯视示意图。附图标记说明100,200,300 画素阵列基板110 基板112 平面120c 共享线120d 数据线120s 扫描线130 画素单元132 画素开关134 画素电极136导电柱140绝缘层150、350遮蔽电极160保护层 170,270电容电极Cl通道层Dl漏极El第一侧边缘E2第二侧边缘E3侧边Gl栅极Pl画素区域SI源极。具体实施方式为让本技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图，作详细说明如下。图IA是本技术一实施例的画素阵列基板的俯视示意图，而图IB是沿图IA中I-I线剖面所绘制的剖面示意图。请参阅图IA与图1B，本实施例的画素阵列基板100包括一基板110、多条扫描线120s、多条数据线120d以及多条共享线120c。基板110具有一平面112，而所述扫描线120s、数据线120d与共享线120c均配置在平面112上。所述数据线120d彼此并列，而所述扫描线120s彼此并列，其中所述数据线120d与所述扫描线120s交错，以在平面112上划分出多个画素区域P1。详细而言，所述数据线120d与所述扫描线120s呈网状排列，从而形成多个网格(lattice)，其中网格为画素区域Pl,如图IA所示。所述共享线120c与所述扫描线120s并列，而各条扫描线120s可以位于相邻二条共享线120c之间，所以共享线120c可以穿过多个画素区域P1。此外，共享线120c与扫描线120s 二者可以是由同一层膜层制作而成。举例而言，共享线120c与扫描线120s 二者可以是由同一层金属层经微影(photolithography)及蚀刻(etching)后而形成。因此,构成共享线120c与扫描线120s 二者的材料均可相同。画素阵列基板100更包括多个画素单元130与一绝缘层140 (如图IB所示)。各个画素单元130配置在其中一个画素区域Pl内，并包括一画素开关132、一画素电极134与一导电柱136。绝缘层140配置在所述画素电极134与平面112之间，并覆盖扫描线120s、数据线120d、共享线120c以及画素开关132，而共享线120c与画素电极134部分重叠，如图IA所示。所述导电柱136配置在绝缘层140中，并连接在所述画素开关132与所述画素电极134之间，以使画素开关132电性连接画素电极134。所述画素开关132电性连接所述扫描线120s与所述数据线120d。详细而言，各个画素开关132可以是场效晶体管(Field-Effect Transistor, FET),并且可以包括一源极SI、一漏极D1、一栅极Gl以及一通道层Cl本文档来自技高网...

【技术保护点】
一种画素阵列基板，其特征在于，其包括：一基板，具有一平面；多条扫描线，彼此并列，并配置在该平面上；多条数据线，彼此并列，并配置在该平面上，所述数据线与所述扫描线交错，在该平面上划分出多个画素区域；多条共享线，与所述扫描线并列，并配置在该平面上；多个画素单元，各该画素单元配置在其中一个画素区域内，各画素单元包括一画素开关、一画素电极以及一导电柱，所述画素开关电性连接所述扫描线与所述数据线，所述导电柱连接在所述画素开关与所述画素电极之间，其中各该画素电极具有一第一侧边缘，而位于相邻二条扫描线之间的所述第一侧边缘均面向其中一条扫描线；一绝缘层，配置在所述画素电极与该平面之间，并覆盖所述扫描线、所述数据线、所述共享线以及所述画素开关，其中所述导电柱配置在该绝缘层中；以及多个遮蔽电极，分别配置在所述画素区域内，并位于所述画素电极与该平面之间，所述遮蔽电极分别与所述画素电极部分重叠，其中各该遮蔽电极凸出于其中一个第一侧边缘，且所述遮蔽电极均与所述共享线、所述扫描线以及所述数据线电性绝缘。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：周焕庭，陈盈惠，冲田雅也，
申请(专利权)人：中华映管股份有限公司，HDT股份有限公司，
类型：实用新型
国别省市：