本发明专利技术公开了一种具有阶梯式多重不连续场板的LDMOS器件及制造方法，该LDMOS器件包括半导体本体，半导体本体包括从下至上依次设置的半导体衬底区、半导体外延层以及半导体介质层，在半导体介质层内设有沿沟道区延伸的栅以及从栅朝向漏漂移区的水平方向上依次设置的至少两个场板，与栅相邻的第一场板在漏漂移区上具有水平延伸，其余与栅不相邻的场板均为水平条状，场板之间距离大于零，与第一场板相邻的第二场板与漏漂移区间的距离大于第一场板水平延伸部分与漏漂移区间的距离，其余水平条状场板与漏漂移区间的距离逐次递增。本发明专利技术缓解了源漏击穿电压与导通电阻的优化要求之间的矛盾，改善LDMOS器件的性能。
【技术实现步骤摘要】
本专利技术涉及ー种具有阶梯式多重不连续场板的LDMOS器件及其对应加工方法。
技术介绍
在功率LDMOS器件中，要求在满足源漏击穿电压BVdss的前提下，尽可能低降低器件的源漏导通电阻Rds，现有技术以降低器件的功率消耗来提高器件的工作效率。但是源漏击穿电压和导通电阻的优化要求却是相互矛盾的，在射频LDMOS功率器件中，常采用场板技术来缓和这ー矛盾。但是常用的单ー场板技术有着较大的局限性，因为场板的水平部分与半导体表面间的距离恒定，如图I所示，但是理想的场板要求场板与器件表面的距离不应是单一的
技术实现思路
本专利技术目的在于提供ー种具有阶梯式多重不连续场板的LDMOS器件及制造方法，其很好地缓解了源漏击穿电压与导通电阻的优化要求之间的矛盾，改善LDMOS器件的性倉^:。为了解决现有技术中的这些问题，本专利技术提供的技术方案是 ー种具有阶梯式多重不连续场板的LDMOS器件，包括半导体本体，半导体本体包括最下层的半导体衬底区、设于半导体衬底区上的半导体外延层以及最上层的半导体介质层，半导体外延层与半导体介质层之间形成有沟道区、漏漂移区，半导体介质层内设有沿沟道区延伸的栅以及从栅朝向漏漂移区的水平方向上依次设置的至少两个场板，与栅相邻的第一场板在漏漂移区上具有水平延伸，其余与栅不相邻的场板均为水平条状，场板之间均无覆盖，与第一场板相邻的第二场板与漏漂移区间的距离大于第一场板水平延伸部分与漏漂移区间的距离，其余水平条状场板与漏漂移区间的距离逐次递增。对于上述技术方案，专利技术人具有进ー步的优化措施。进ー步,在位于栅的上方于半导体本体表面沉积有氧化层,在场板上方于前ー氧化层表面同样沉积有氧化层，场板间的竖直间距等于氧化层的厚度，氧化层的厚度大于等于场板的厚度。进ー步，所述至少两个场板之间的水平距离大于零。进ー步，所述至少两个场板均位于半导体本体的漏漂移区的上方。作为优化，与栅相邻的第一场板在栅的至少一部分上延伸。作为优化，所述至少两个场板均可接正负电压或接地用于调节电场电荷，更确切地说是用于调节漏漂移区的电场电荷。更进一歩，至少两个场板中的与栅不相邻的场板的前端具有L形的突起，但场板间的水平距离仍大于零。本专利技术还提供了一种用于制作上述具有阶梯式多重不连续场板的LDMOS器件的加工方法，其特征在于，所述加工方法包括如下步骤1)加工半导体本体,包括栅的形成； 2)在位于栅的上方于半导体本体表面沉积ー个氧化层，再于氧化层上沉积ー个导电层板，所述导电层板再经由光刻与腐蚀エ艺形成第一场板； 3)紧接着再依次沉积ー个氧化层和导电层板，所述导电层板经由光刻与腐蚀エ艺形成第二场板； 4)根据需要制作的场板的个数重复步骤3)。如果只需 要加工两个场板，则无需重复步骤3)的操作，如需加工的场板数大于等于三个，则继续重复步骤3)的操作达到所需加工场板数即可。进一歩，场板间的竖直间距等于氧化层的厚度，氧化层的厚度大于等于场板的厚度。进ー步，所述导电层板的导电介质为钛或者钨。相对于现有技术中的方案，本专利技术的优点是 本专利技术所描述的具有阶梯式多重不连续场板的LDMOS器件，在所有其他器件结构參数相同的条件下，对于具有相同导通电阻的单重场板LDMOS器件和本专利技术的具有阶梯式多重不连续场板的LDMOS器件，多重场板LDMOS器件的源漏击穿电压要高于单重场板击穿电压(如在同等器件结构条件下，具有接地的单重场板LDMOS器件的源漏击穿电压为61V，而多重场板LDMOS器件的源漏击穿电压为73V)。在相同的源漏击穿电压要求下，运用多重场板的LDMOS器件可以增加N型漂移区的掺杂浓度，器件的导通电阻因而可以得到显著的改善。附图说明下面结合附图及实施例对本专利技术作进ー步描述 图I为现有单重场板LDMOS器件的结构示意 图2为本专利技术具体实施例的结构示意 图3为本专利技术具体实施例的另ー结构示意 图4为本专利技术具体实施例的又ー结构示意 图5至图11为本专利技术实施例中LDMOS器件的加工方法的层板形成示意 图12为本专利技术实施例三类LDMOS器件的漏漂移区11中的电场分布； 其中1、半导体本体；11、漏漂移区；12、P型重掺杂衬底区；13、P型外延层；14、P型掺杂连接或用导电物填充的沟槽；15、P型重掺杂源区；16、P型掺杂沟道区；17、N型重掺杂源区；18、N型重掺杂漏区；19、栅；110、漏欧姆接触区；111、源欧姆接触区；21、第一场板；22、第二场板；23、第三场板；210、导电层板；220、导电层板；3、半导体介质层；31、氧化层；32、氧化层；33、氧化层；。具体实施例方式以下结合具体实施例对上述方案做进ー步说明。应理解，这些实施例是用于说明本专利技术而不限于限制本专利技术的范围。实施例中采用的实施条件可以根据具体厂家的条件做进ー步调整，未注明的实施条件通常为常规实验中的条件。实施例 本实施例所描述的具有阶梯式多重不连续场板的LDMOS器件的结构如图2所示，其包括半导体本体1，半导体本体I包括最下层的P型重掺杂衬底12、设于P型重掺杂衬底12上的P型外延层13以及最上层的半导体介质层3，P型外延层13与半导体介质层3之间形成有P型重掺杂源区15、P型掺杂沟道区16、N型掺杂漏漂移区11和N型重掺杂漏区18，其中P型重掺杂源区15和P型掺杂沟道区16相连的位置上形成有N型重掺杂源区17。P型重掺杂源区15和P型重掺杂衬底之间设置有P型掺杂连接或用导电物填充的沟槽14，这ー沟槽14内的P型掺杂或者导电物与P形重掺杂衬底相接触。源欧姆接触区111设于P型重掺杂源区和N型重掺杂源区17的上表面，漏欧姆接触区110设于N型重掺杂漏区18上表面。半导体介质层3内设有沿P型掺杂沟道区16延伸的栅19以及从栅19朝向漏漂移区11的水平方向上依次设置的三个场板，依次命名为第一场板21、第二场板22、第三场板23，三个场板均位于半导体本体的漏漂移区11的上方，与栅19相邻的第一场板21在漏漂移区11上具有水平延伸，与栅19相邻的第一场板21在栅19的至少一部分上延伸。其余与栅19不相邻的场板(第二场板22、第三场板23)均为水平条状，第一场板21与第二场板22、第二场板22与第三场板23之间的水平距离均大于零，第二场板22与漏漂移区11间 的距离B大于第一场板21水平延伸部分与漏漂移区11间的距离A，第三场板23与漏漂移区11间的距离C大于第二场板22与漏漂移区11间的距离B。另外,在位于栅19的上方于半导体本体表面沉积有氧化层31,在第一场板21上方于前ー氧化层31表面同样沉积有氧化层32,在第二场板22上方于前ー氧化层32表面同样沉积有氧化层33，所述三场板均沿氧化层边缘设置，如图2所示，并且场板间的竖直间距等于氧化层的厚度，氧化层的厚度大于等于场板的厚度，场板间的竖直间距等于导电层板的厚度，导电层板的厚度等于场板的厚度，如此可降低场板所产生的寄生电容(Cds)。第一场板21、第二场板22、第三场板23可接正负电压,也可以接地。而在普通的具有单个场板的LDMOS器件中，场板一般只接地，而本专利技术中场板的连接方法更为灵活。另外，由于场板下所设的氧化层还有光刻腐蚀存在一定的工作精度差，场板边缘在光刻腐蚀时位置不一定，会造成场板沿氧化层可能出现一段倒L形的阶梯状突本文档来自技高网...
【技术保护点】
一种具有阶梯式多重不连续场板的LDMOS器件，包括半导体本体，半导体本体包括最下层的半导体衬底区、设于半导体衬底区上的半导体外延层以及最上层的半导体介质层，半导体外延层与半导体介质层之间形成有沟道区、漏漂移区，其特征在于，半导体介质层内设有沿沟道区延伸的栅以及从栅朝向漏漂移区的水平方向上依次设置的至少两个场板，与栅相邻的第一场板在漏漂移区上具有水平延伸，其余与栅不相邻的场板均为水平条状，场板之间的水平距离大于零，与第一场板相邻的第二场板与漏漂移区间的距离大于第一场板水平延伸部分与漏漂移区间的距离，其余水平条状场板与漏漂移区间的距离逐次递增。
【技术特征摘要】
【专利技术属性】
技术研发人员：马强，
申请(专利权)人：苏州远创达科技有限公司，
类型：发明
国别省市：
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