本发明专利技术涉及一种JTAG主控制器及其实现方法。该JTAG主控制器包JTAG信号发生器。该JTAG信号发生器获取外部的HOST指令，并对该HOST指令进行解析以得到IR指令或DR数据，从而根据该IR指令或DR数据产生相应JTAG接口信号，以通过该JTAG接口信号来驱动该目标芯片。本发明专利技术执行指令效率高，可应用于JTAG器件中。
【技术实现步骤摘要】
本专利技术涉及电子领域，尤其涉及JTAG器件。
技术介绍
JTAG接口作为IEEE的一种接口标准，在集成电路的测试、仿真、调试等方面发挥着重要作用。现有的多数高级器件都支持JTAG协议，如DSP、FPGA等器件。标准的JTAG接口包括测试时钟输入信号TCK、测试数据输入信号TDI、测试模式选择信号TMS、测试数据输出端口 TDO以及一个可选的测试reset输入信号TRST。JTAG器件内部逻辑通过一个TAP状态机来实现，图I示出了 IEEE1149. I标准规定 的JTAG器件的TAP状态机的状态转移示意图。如图I所示，TAP状态机包含两个分支，分别是命令寄存器接入(IR Access)分支和数据寄存器接入(DR Access)分支。并且该TAP状态机的状态转移由JTAG器件中的测试模式选择信号(TMS)来控制。IEEEl 149. I标准规定了 JTAG器件的命令寄存器(IR)和数据寄存器(DR)，根据该规定，在TAP状态机的状态处于IR接入分支时，命令通过TDI端口在“移位IR”状态下逐位移到IR寄存器中，IR寄存器用于选择当TAP状态机处于DR接入分支时，由IR寄存器所选择的DR寄存器被连接在TDI和TDO之间，并在“移位DR”状态下，将数据通过TDI移位进入由IR寄存器所选择的寄存器中。图2和图3分别示出了接入JTAG的命令寄存器和数据寄存器时，JTAG接口信号的时序图。图2是现有技术中通过JTAG接口完成4-bit命令寄存器接入而产生的JTAG信号时序图。图3是现有技术中通过JTAG接口完成8-bit数据寄存器接入而产生的JTAG信号时序图。传统的JTAG主控器都是利用MIPS、ARM等处理器来实现，由于MIPS、ARM系统执行的功能由软件来实现，且采用的是MIPS、ARM自身的指令来完成特定功能，一个JTAG指令需要使用多个MIPS指令模拟，并且由于MIPS、ARM系统中任务的完成通过调度完成，因此导致其所产生的JTAG信号(即TCK、TMS、TDI等信号)不规则，并且两个指令之间的延迟较大，这对于芯片的测试及其不利。尤其是在对JTAG接口控制电路进行性能测试时，通过MIPS、ARM处理器无法产生高频的测试时钟，影响测试效果。上述问题均是由MIPS、ARM等系统自身特点所决定。
技术实现思路
本专利技术提供了一种能解决以上问题的JTAG主控制器及其实现方法。在第一方面，本专利技术提供了一种与目标芯片连接的JTAG主控制器。该JTAG主控制器包括JTAG信号发生器。该JTAG信号发生器用于获取外部的HOST指令，并对该HOST指令进行解析以得到IR指令或DR数据，从而根据该IR指令或DR数据产生相应JTAG接口信号，以通过该JTAG接口信号来驱动该目标芯片。在第二方面，本专利技术提供了一种JTAG主控制器的实现方法。该方法首先获取HOST指令，然后对该HOST指令进行解析，以得到IR指令或DR数据。再根据该IR指令和/或DR数据产生相应JTAG接口信号。最后通过所述JTAG接口信号对目标芯片进行测试或者仿真或者调试。本专利技术的JTAG主控制器不再采用MIPS、ARM等处理器，而是通过硬件构架方式来实现。此种结构的JTAG主控制器，其内部功能是通过硬件方式来完成的，因此其可以使所发送的信号周期等长、连续，并且不同指令之间延迟小，从而能够完成对目标芯片的准确测试、仿真或调试。附图说明下面将参照附图对本专利技术的具体实施方案进行更详细的说明，在附图中图I是IEEE 1149. I标准规定的JTAG器件的TAP状态机的状态转移示意图；图2是现有技术中通过JTAG接口完成4-bit命令寄存器接入而产生的JTAG接口 时序图；图3是现有技术中通过JTAG接口完成8-bit数据寄存器接入而产生的JTAG信号时序图；图4是本专利技术一个实施例的JTAG主控制器工作原理不意图；图5是本专利技术一个实施例的JTAG信号发生器内部结构不意图；图6是本专利技术一个实施例的HOST指令解析器的状态机示意图。具体实施例方式图4是本专利技术一个实施例的JTAG主控制器工作原理示意图。该JTAG主控制器包括外部NVM410、存储器控制模块420、时钟模块430、内嵌存储器440、JTAG信号发生器450 ;其中，存储器控制模块420、时钟模块430、内嵌存储器440、JTAG信号发生器450集成在一个芯片上，如FPGA或ASIC芯片。在该JTAG主控制器工作时，其需要通过JTAG信号发生器450与目标芯片460相连，以实现对目标芯片460的测试或调试或仿真等操作。该目标芯片460包含标准的JTAG接口，其符合IEEEl 149. I标准。图4中，外部NVM 410用于存储来自主机470的HOST指令的。该外部NVM 410可以是任意一种现有的非易失性存储器，如其为EEPR0M(电可擦写可编程只读存储器)。该存储器控制模块420用于将从主机470发送过来的HOST指令存储到该外部NVM410中，以及用于将外部NVM 410中的HOST指令搬运到内嵌存储器440中。该内嵌存储器440用于暂存来自主机470或者外部NVM 410的HOST指令。需要说明的是，在该JTAG主控制器初次被使用时，该JTAG主控制器需要通过其存储器控制模块420与主机470相连，以便该JTAG主控制器通过该存储器控制模块420将来自外部主机470中的HOST指令存储至该外部NVM410中。由于该外部NVM 410是一个非易失性存储器，其内部存储的HOST指令不易丢失，因此在该JTAG主控制器再次被使用时，无需再连接到该主机470上，该JTAG主控制器可以直接对目标芯片进行测试或调试或仿真坐寸ο该时钟模块430与存储器控制模块420、JTAG信号发生器450相连，其用于产生电路运行所需要的时钟，并且该时钟模块430向该JTAG主控制器的TCK接口提供TCK信号。—个例子中，该时钟模块430是由可编程逻辑器件的PLL模块来实现，即由可编程逻辑器件的PLL模块来产生时钟信号。由于该PLL模块能够产生高频时钟信号，因此本专利技术能够产生高频的测试时钟。而现有技术所采用的MIPS、ARM等系统由于其固有属性，无法产生高频测试时钟。该JTAG信号发生器450用于读取内嵌存储器440中的HOST指令，并对该HOST指令进行解析，以得到相应IR指令长度、DR数据长度、IR指令、DR数据，并根据该IR指令长度、DR数据长度、IR指令、DR数据以及通过TAP状态机(图I中的TAP状态机)产生相应JTAG接口信号，从而根据该JTAG接口信号实现对目标芯片460的测试或调试或仿真等。其中，HOST指令是本实施例的自定义指令，其定义规则将在以下内容中得以详述，IR指令、DR数据则是由目标芯片设计者按照IEEEl 149. I标准所规定来定义，因此目标芯片460可识别该IR指令和DR数据。下面将通过图5及其相应说明部分阐述JTAG信号发生器450的工作原理。 图5是本专利技术一个实施例的JTAG信号发生器内部结构示意图。该JTAG信号发生器包括存储器读取控制器510、HOST指令解析器520、IR指令长度寄存器530、DR数据长度寄存器540、IR指令寄存器550、DR数据寄存器560、JTAG接口逻辑570。 本文档来自技高网...
【技术保护点】
一种与目标芯片连接的JTAG主控制器，其特征在于，包括：JTAG信号发生器，获取外部的HOST指令，并对该HOST指令进行解析以得到IR指令或DR数据，从而根据该IR指令或DR数据产生相应JTAG接口信号，以通过该JTAG接口信号来驱动该目标芯片。
【技术特征摘要】
1.一种与目标芯片连接的JTAG主控制器，其特征在于，包括 JTAG信号发生器，获取外部的HOST指令，并对该HOST指令进行解析以得到IR指令或DR数据，从而根据该IR指令或DR数据产生相应JTAG接口信号，以通过该JTAG接口信号来驱动该目标芯片。2.如权利要求I所述的一种JTAG主控制器，其特征在于，包括和JTAG信号发生器相连的内嵌存储器，暂存所述HOST指令。3.如权利要求I所述的一种JTAG主控制器，其特征在于，包括存储器控制模块和外部存储器，用于将来自主机的HOST指令发送至该外部存储器并且从该外部存储器读取HOST指令。4.如权利要求I所述的一种JTAG主控制器，其特征在于，该JTAG主控制器还包括时钟模块，该时钟模块用于提供JTAG接口信号中的TCK信号。5.如权利要求I所述的一种JTAG主控制器，其特征在于，所述JTAG信号发生器包括HOST指令解析器，该HOST指令解析器用于解析来自所述内嵌存储器的HOST指令。6.如权利要求I所述的一种JTAG主控制器，其特征在于，所述HOST指令的一部分定义IR指令长度，DR数据长度和发送IR指令中的一个或多个。7.如权利要求6所述的一种JTAG主控制器，其特征在于，所述HOST指令的另一部分表示IR指令长度，DR数据长度和发送IR指令中的一个或多个。8.如权利要求5所述的一种JTAG主控制器，其特征在于，所述HOST指令解析器还包括一个状态机，该状态机包括指令状态(Header)和数据状态(Data状态)； 系统复位时，该状态机处于指令状态(Header状态)；在满足解析出的指令为发送IR指令，并且DR数据长度非O条件时，该状态机由指令状态(Header状态)转移到数据状态(Data 状态)。9.如权利要求8所述的一种JTAG主控制器，其特征在于，所述HOST指令解析器还包括一计数器，该计数器用于对DR数据行数进行计数； 在所述状态机处于数据状态(Data状态)时，设置该计算器的初始值，且所述HOST指令解析器每解析出一行DR数据，该计数器值递增或递减，直到该计数器值表明DR数据解析完毕，该状态机由数据状态(Data状态)转移到指令状态(Header状态)。10.如权利要求5所述的一种JTAG主控制器，其特征在于，所述JTAG信号发生器还包括存储器读取控制器；该存储器读取控制器用于读取所述内嵌存储器中的一 HOST指令，并在所述HOST指令解析器对其做出指示后，该存储器读取控制器将再读取所述内嵌存储器中的下一条HO...
【专利技术属性】
技术研发人员：李大伟，朱建彰，王强，王潘丰，邹丽娜，
申请(专利权)人：京微雅格北京科技有限公司，
类型：发明
国别省市：
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