一种可编程的数字逻辑电路基础实验板制造技术

本实用新型专利技术公开了一种可编程的数字逻辑电路基础实验板，包括一PCB板，所述PCB板中间设置有CPLD芯片，所述CPLD芯片分别连接独立逻辑门、加法器和触发器；所述PCB板上部设置有电源电路、8位LED和4位LED数码管；所述PCB板的右下角设置有8位开关按键及8位LED指示电路；所述PCB板的左下角设置有两个拔码开关，所述两个拔码开关为时钟频率选择电路和实验模块选择电路；所述CPLD芯片还连接JTAG调试及下载口、信号测量端口。本实用新型专利技术可完成数字电路课程中的数字逻辑基础实验，满足了学生不同层次的实验要求，便于增加学生感性认识；实验板的布局充分考虑了实验时的方便性，可操作性。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及数字逻辑电路基础实验、EDA技术、可编程逻辑器件和PCB板设计，具体涉及ー种可编程的数字逻辑电路基础实验板。
技术介绍
随着中国数字电路实验板市场的迅速发展，产品产出的持续扩张，国家产业政策鼓励数字电路实验板产业向高技术产品方向发展，投资者对数字电路实验板行业的关注越来越密切，这使得数字电路实验板行业的发展需求増大。随着电子技术的发展，电子电路实验板的设计变得越来越复杂，为了更好的满足高校及科研単位的使用。运用“语言”进行电子设计已成为ー种趋势，为了提高开发效率，缩短开发周期，因此采用基于EDA技术设计的数字电路实验板将成为新的发展趋势。传统的数字电路基础实验箱体积大较笨重，不易携帯；不同的实验需要不同硬件电路模块，需经常替换，易损坏；实验时不同模块的信号连接通过外部跳线，可靠性差；传统实验箱的成本较高，易维护性差。基于EDA技术设计的数字电路实验板体积小便携性強，逻辑电路模块及模块间信号连接都内建在可编程逻辑器件中，性能稳定可靠，保护电路齐全，实验方便灵活，可根据需要自由扩充实验项目
技术实现思路
本技术提供了一种可编程的数字逻辑电路基础实验板，目的是为了满足数字逻辑电路课程的实验、实践需要，利用EDA技术中的CPLD器件设计的ー块结构紧凑，便携性强，无需增加额外实验装置或设备的情况下，即可完成数字电路课程中的数字逻辑基础实验板，并可通过JTAG ロ对实验再设计。为实现上述技术目的，达到上述技术效果，本技术通过以下技术方案实现一种可编程的数字逻辑电路基础实验板，包括一 PCB板，所述PCB板中间设置有CPLD芯片，所述CPLD芯片分别连接独立逻辑门、加法器和触发器；所述PCB板上部设置有电源电路、8位LED和4位LED数码管，所述8位LED和所述4位LED数码管均与所述CPLD芯片连接；所述PCB板的右下角设置有8位开关按键及8位LED指示电路，所述8位开关按键及所述8位输入状态指示LED均与所述所述CPLD芯片连接；所述PCB板的左下角设置有两个拔码开关，所述两个拔码开关为时钟频率选择电路和实验模块选择电路，所述两个拔码开关均与所述CPLD芯片连接；所述CPLD芯片还连接JTAG调试及下载ロ、信号测量端ロ。进ー步的，所述CPLD芯片内部设置有10个组合逻辑电路，所述组合逻辑电路包括计数器、译码器、分频器。进ー步的，所述CPLD芯片内部设置有6个时序逻辑电路，所述时序逻辑电路包括寄存器、分频器。进ー步的，所述PCB板上预留了若干组独立的非门、与门、或门电路及D触发器接□。进ー步的，所述PCB板的尺寸大小为ll*10cm。本技术的原理是利用EDA技术中的CPLD芯片EPM1270T144C5作为逻辑时序处理器件，EPM1270T144C5是Altera公司的MAXII系列芯片，具有1270个逻辑单元(LE)，116个用户I/O ロ，8KB User Flash Memory，引脚到引脚的逻辑延迟时间为6. 3ns，系统时钟为50MHz,对CPLD芯片的设计开发由Quartus II软件完成，并通过JTAG 口下载。外围的输入控制器件和输出显示器件由常用的按钮(开关)和LED(数据管)组成，时钟频率选择和实验电路模块的选择由拔码开关实现。CPLD器件EPM1270T144C5内部设计总共包含了计数器，译码器，分频器等10个组合逻辑电路和寄存器，分频器等6个时序逻辑电路，另为了实验扩展需要，实验板上还附加了 4个D触发器电路和8个与门、或门电路。为了满足便携性和易用性，需要对数字实验板各资源进行合理布局，实验板的面板的上部为电源电路和LED和数码管显示电路。中间则包含有核心芯片EPM1270T144C5，由芯片内部设计好并引出的与门，或门，非门，触发器等电路，实验板的右下角为8个按键(开关)输入及LED指示电路，实验板的左下角两个拔码开关则为时钟选择电路和实验选择电路。本技术的有益效果是本实验板可完成数字电路课程中的数字逻辑基础实验，(如门逻辑、组合逻辑、触发器、编/译码器、计数器、分频器、动态显示电路等)，满足了学生不同层次的实验要求，便于增加学生感性认识。实验板的布局充分考虑了实验时的方便性，可操作性。实验板结构紧凑，实验项目完全满足各大专院校“数字电子技术基础”课程教学大纲的要求。实验板上的JATG ロ让学生能自行设计实验内容并进行实验，加深对数电课程的理解和提高，教师和电子设计爱好者也可结合Quartus II在实验板上进行数字逻辑电路的开发，设计及仿真，提高其使用率。上述说明仅是本技术技术方案的概述，为了能够更清楚了解本技术的技术手段，并可依照说明书的内容予以实施，以下以本技术的较佳实施例并配合附图详细说明。本技术的具体实施方式由以下实施例及其附图详细给出。附图说明此处所说明的附图用来提供对本技术的进ー步理解，构成本申请的一部分，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中图I本技术的电路模块示意图。图中标号说明1、PCB板，2、CPLD芯片，3、独立逻辑门，4、加法器，5、触发器，6、电源电路，7、8位LED，8、4位LED数码管，9、8位开关按键，10、8位LED指示电路，11、时钟频率选择电路，12、实验模块选择电路，13、JTAG调试及下载ロ，14、信号測量端ロ。具体实施方式下面将參考附图并结合实施例，来详细说明本技术。參见图I所示，一种可编程的数字逻辑电路基础实验板，包括一 PCB板1，所述PCB板I中间设置有CPLD芯片2，所述CPLD芯片2分别连接独立逻辑门3、加法器4和触发器5 ;所述PCB板I上部设置有电源电路6、8位LED 7和4位LED数码管8，所述8位LED 7和所述4位LED数码管8均与所述CPLD芯片2连接；所述PCB板I的右下角设置有8位开关按键9及8位LED指示电路10，所述8位开关按键9及所述8位输入状态指示LED 10均与所述所述CPLD芯片5连接；所述PCB板I的左下角设置有两个拔码开关，所述两个拔码开关为时钟频率选择电路11和实验模块选择电路12，所述两个拔码开关均与所述CPLD芯片2连接；所述CPLD芯片2还连接JTAG调试及下载ロ 13、信号测量端ロ 14。进ー步的，所述CPLD芯片2内部设置有10个 组合逻辑电路，所述组合逻辑电路包括计数器、译码器、分频器。进ー步的，所述CPLD芯片2内部设置有6个时序逻辑电路，所述时序逻辑电路包括寄存器、分频器。进ー步的，所述PCB板I上预留了若干组独立的非门、与门、或门电路及D触发器接ロ。进ー步的，所述PCB板I的尺寸大小为ll*10cm。具体使用方法为首先通过左上角电源接ロ接入5V电源给实验板上电，然后由实验板SYS_SEL拔码开关选择数字逻辑基础实验电路模块，控制信号通过实验板右下面S1-S8按钮(KEY1-KEY8开关)硬件电路产生，同时按钮(开关)上方的对应LED的亮灭指示输入控制信号的状态。如选择的是时序逻辑实验，则时钟信号可由三种方式获得，ー种是由CPLD内部分频电路产生，通过SCLK拔码开关选择不同的时钟频率；另ー种可通过实验板上的J0UTCLK接ロ接入外部时钟频率；第三种是本文档来自技高网...

【技术保护点】
一种可编程的数字逻辑电路基础实验板，其特征在于：包括一PCB板(1)，所述PCB板(1)中间设置有CPLD芯片(2)，所述CPLD芯片(2)分别连接独立逻辑门(3)、加法器(4)和触发器(5)；所述PCB板(1)上部设置有电源电路(6)、8位LED(7)和4位LED数码管(8)，所述8位LED(7)和所述4位LED数码管(8)均与所述CPLD芯片(2)连接；所述PCB板(1)的右下角设置有8位开关按键(9)及8位LED指示电路(10)，所述8位开关按键(9)及所述8位输入状态指示LED(10)均与所述所述CPLD芯片(5)连接；所述PCB板(1)的左下角设置有两个拔码开关，所述两个拔码开关为时钟频率选择电路(11)和实验模块选择电路(12)，所述两个拔码开关均与所述CPLD芯片(2)连接；所述CPLD芯片(2)还连接JTAG调试及下载口(13)、信号测量端口(14)。

【技术特征摘要】

【专利技术属性】
技术研发人员：王鹏，
申请(专利权)人：苏州市职业大学，
类型：实用新型
国别省市：