用以测试数字逻辑电路的测试电路制造技术

一种测试电路，用以测试一集成电路芯片中的数字逻辑电路，包括一储存装置、第一多任务器模块以及一选择装置。储存装置用以依据加载信号与一址选择信号，分别储存测试样本的第一Ｎ位群组、第二Ｎ位群组、第三Ｎ位群组以及第四Ｎ位群组。第一多任务器模块耦接至储存装置与第一数字逻辑电路模块，用以并列传送由第一数字逻辑电路模块接收并执行的该第一Ｎ位群组、该第二Ｎ位群组、该第三Ｎ位群组以及该第四Ｎ位群组，以并列产生第一Ｍ位群组、第二Ｍ位群组以及第三Ｍ位群组。选择装置耦接至该第一数字逻辑电路模块，用以依据该地址选择信号，依序选择该第一Ｍ位群组、该第二Ｍ位群组以及该第三Ｍ位群组中的其中之一，输出一第一测试结果。

【技术实现步骤摘要】

本专利技术涉及芯片测试，特别是涉及测试一集成电路芯片中的数字逻辑电路模块的电路及方法。
技术介绍
随着半导体技术的进步，芯片中的逻辑门数目也快速的增加。然而，芯片提供来测试集成电路里的功能是否正常的接脚数却明显不足。因此，有各种关于如何解决上述接脚数不足问题的电路与方法相继被提出。图1显示一现有的用以测试芯片的边界扫描法的区块图。如图所示，测试模块102、104、106以及108是采用一边界扫描法加以测试，其中每个测试模块的边界都有数个相邻设置的边界扫描单元(boundary scan cell)。上述的边界扫描法提供一电路板上集成电路间的内连测试，此方法无须通过实体的测试探针(probe)。此方法是对组件内的每个接脚加上一个包括一个多任务器以及数个锁存器(latch)的边界扫描单元。边界扫描单元可抓取接脚上或内部逻辑信号的数据，或者将数据输出到接脚上。这些抓取到的数据一位接着一位的以串行方式送出，并且在外部与一个预期的测试结果进行比对。测试数据也是串行式的输入到每个模块。串行输出与输入的控制则由一串行路径或称为扫描路径所提供。如图1所示，每个模块的四周安排了六个边界扫描单元。这些边界扫描单元彼此串接在一起，同时也串行式地接收每一个测试样本。当所有边界扫描单元都接收到测试样本时，这些测试样本再并列式的送到每个模块中。所有模块的测试结果以并列方式接收，再一个接着一个以串行方式输出。藉由此边界扫描法，可以测试芯片里的模块功能。然而，由于测试样本的接收与传送都是串行方式的，将使得此运算相当耗时。再者，当芯片里测试模块的数目改变时，用来测试该芯片的测试样本也会随着改变。
技术实现思路
有鉴于此，本专利技术提供一种测试方法，可以节省测试运算与验证测结果的时间，进而改善测试的效能。基于上述目的，于本专利技术一实施例提供一种测试电路，用以测试一集成电路芯片中的数字逻辑电路，包括一储存装置、一第一多任务器模块以及一选择装置。储存装置用以依据一加载信号与一地址选择信号，分别储存一测试样本的一第一N位群组、一第二N位群组、一第三N位群组以及一第四N位群组。第一多任务器模块耦接至该储存装置与一第一数字逻辑电路模块，用以并列传送由该第一数字逻辑电路模块接收并执行的该第一N位群组、该第二N位群组、该第三N位群组以及该第四N位群组，以并列产生一第一M位群组、一第二M位群组以及一第三M位群组。选择装置耦接至该第一数字逻辑电路模块，用以依据该地址选择信号，依序选择该第一M位群组、该第二M位群组以及该第三M位群组中的其中之一，输出一第一测试结果。其中，每一该第一N位群组、该第二N位群组、该第三N位群组以及该第四N位群组皆为N位，且每一该第一M位群组、该第二M位群组以及该第三M位群组皆为M位。本专利技术另一实施例还提供一种测试电路，包括一第二多任务器模块，其耦接至该储存装置、该第一数字逻辑电路模块、一第二数字逻辑电路模块以及该选择装置，用以并列传送由该第二数字逻辑电路模块所接收并执行的该第一、该第二以及该第三M位群组，以并列产生一次一M位群组与一次二M位群组。本专利技术还提供一种测试方法，用以测试一集成电路芯片中的数字逻辑电路，该方法包括依据一加载信号与一地址选择信号，分别储存一测试样本的一第一N位群组、一第二N位群组、一第三N位群组以及一第四N位群组；并列传送该第一N位群组、该第二N位群组、该第三N位群组以及该第四N位群组，其将被接收并执行以并列产生一第一M位群组、一第二M位群组以及一第三M位群组；依据该地址选择信号，依序选择该第一M位群组、该第二M位群组以及该第三M位群组中的其中之一，以输出一第一测试结果。其中，每一该第一N位群组、该第二N位群组、该第三N位群组以及该第四N位群组皆为N位，且每一该第一M位群组、该第二M位群组以及该第三M位群组皆为M位。依据本专利技术的方法还包括依据该加载信号与该地址选择信号，分别产生一第一致能信号、一第二致能信号、一第三致能信号以及一第四致能信号；以及依据该第一、该第二、该第三以及该第四致能信号，分别储存该第一、该第二、该第三以及该第四N位群组。为使本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并结合附图详细说明如下。附图说明图1显示一现有用以测试芯片的边界扫描法的区块图。图2显示一个包括一待测模块的集成电路芯片的实施例。图3显示一依据本专利技术实施例的测试电路示意图。图4显示图3中的一个缓存器群组示意图。图5显示一个测试样本数据的示范例。图6显示图3中的测试电路的一个时序图。图7显示图3中的测试电路的另一时序图。图8显示依据本专利技术另一实施例的测试电路示意图。附图符号说明2～集成电路芯片；M0 20、M1 22、M2 24～模块；30～测试电路；80～测试电路；102、104、106、108～测试模块；MUT～待测模块；300～储存装置；302～多任务器模块；304～时钟产生器；306～选择装置；804～多任务器模块；808～逻辑电路；809～选择装置；LOAD～加载信号；ADDR～地址选择信号；L0、L1、L2、L3～致能信号；CLK、CLK2、CLK3～脉冲信号；E～控制端；TMODE～测试模式信号；3000～译码器；3002～缓存器模块；MUX0 3020、MUX1 3022、MUX2 3024、MUX3 3026～多任务器群组；S1 3060、S2 3062、S3 3064～选择器；REG0 30020、REG1 30022、REG2 30024、REG4 30026～缓存器群组；TDI-TDI、TDO-TDO～数据群组；GO～测试开始信号；TDI～输入接脚；TDO～输出接脚；MUX4 8040、MUX5 8042、MUX6 8044～多任务器群组；8090～选择装置；8092、8094～选择模块；MUT_SEL～模块选择信号；S4-S7～选择器。具体实施例方式图2显示一个待测集成电路芯片2的实施例。集成电路芯片2中包括三个模块M0 20、M1 22以及M2 24，其中模块M1 22为准备进行测试的模块，以下简称模块M1 22为待测模块MUT。值得注意的是，这三个模块M020、M1 22以及M2 24可为数字逻辑电路模块。由待测模块MUT接收模块M0 20所送出的4*N个位的输入数据，并且依据一时钟信号，输出3*M个位的数据到模块M2 24。其中，三个模块M0 20、M1 22以及M2 24彼此串接在一起。同时，N以及M为与待测模块MUT的输入接脚数与输出接脚数相关的整数。举例来说，当待测模块MUT具有4个输入接脚与3个输出接脚时，N与M分别为4与3。值得注意的是，芯片2可以是一个电子装置、通讯装置或是网络装置中的系统单芯片(SOC)。图3显示一依据本专利技术实施例的测试电路30示意图。测试电路30中包括一个储存装置300、一个多任务器模块302以及一个时钟产生器304。储存装置300包括一个译码器3000以及一个缓存器模块3002。译码器3000耦接至缓存器模块3002以及多任务器模块302，用以依据一个加载信号LOAD以及一个地址选择信号ADDR，提供对应的致能信号到缓存器模块3002中。如图3所示，当加载信号LOAD位于高电平时，译码器3000产生致能信号L0、L1、L2或L3本文档来自技高网...

【技术保护点】
一种测试电路，用以测试一集成电路芯片中的数字逻辑电路，包括：一储存装置，用以依据一加载信号与一地址选择信号，分别储存一测试样本的一第一Ｎ位群组、一第二Ｎ位群组、一第三Ｎ位群组以及一第四Ｎ位群组；一第一多任务器模块，耦接至该储 存装置与一第一数字逻辑电路模块，用以并列传送由该第一数字逻辑电路模块接收并执行的该第一Ｎ位群组、该第二Ｎ位群组、该第三Ｎ位群组以及该第四Ｎ位群组，以并列产生一第一Ｍ位群组、一第二Ｍ位群组以及一第三Ｍ位群组；以及一选择装置，耦接至该第 一数字逻辑电路模块，用以依据该地址选择信号，依序选择该第一Ｍ位群组、该第二Ｍ位群组以及该第三Ｍ位群组中的其中之一，输出一第一测试结果；其中，每一该第一Ｎ位群组、该第二Ｎ位群组、该第三Ｎ位群组以及该第四Ｎ位群组皆为Ｎ位，且每一该第一Ｍ 位群组、该第二Ｍ位群组以及该第三Ｍ位群组皆为Ｍ位。

【技术特征摘要】
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【专利技术属性】
技术研发人员：吴政原，张建诚，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]