本发明专利技术公开了一种同步单元电路及由其构成的多相时钟同步电路。所述同步单元电路包括第一反向器、第二反向器、第三反向器、第四反向器、第五反向器、第六反向器、第一开关、第二开关、第三开关、第四开关、第五开关、第六开关，第一开关，第二开关，第一反向器和第二反向器构成第一个多路开关型锁存器，第四开关，第五开关，第三反向器和第四反向器构成第二个多路开关型锁存器，第三开关和第六开关构成一个二选一开关。多相时钟同步电路包括多个同步单元电路和一路开关控制信号，开关控制信号控制所有同步单元。本发明专利技术可使多相时钟各路信号被对应的各同步单元重建，且都同步到同一开关控制信号,得到同步的多相时钟信号。
【技术实现步骤摘要】
本专利技术涉及一种时钟同步电路，特别涉及一种同步单元电路及由其构成的多相时钟同步电路。
技术介绍
目前，集成电路行业飞速发展，在同一块芯片上集成的电路模块越来越多，数字模拟混合电路，射频电路日趋成熟，人们甚至着手在一块衬底上集成更多形式的功能模块来独立完成一个系统的功能而不需要任何其它辅助工具，也就是当前热门的片上系统(System on a Chip,缩写为SoC).然而无论是数模混合，还是SoC,都需要数字部分产生时钟信号，而且实现的功能越复杂需要产生时钟信号相数也越多。芯片所处的环境是模拟 环境，模拟电路扮演着必不可少的角色以完成获取环境模拟信号的功能。产生多相时钟的数字部分会生成相当可观的开关噪声，这些噪声通过衬底耦合或者电源线耦合的方式串扰到对噪声非常敏感的模拟部分，如图I。这种串扰给数模集成及SoC的性能带来很大的影响。为了减小衬底噪声带来的影响，目前远距离隔离是一种非常有效的手段，即利用合理的版图布局将敏感的模拟电路画在远离多相时钟的位置，如图2。然而，多相时钟经过远距离的传输，到达并供给模拟模块使用时，造成多相时钟各路信号不同程度的延迟是完全可能的，这就使得原本同步的信号变得不再同步，如图3a，图3c，模拟模块若直接使用这些延迟程度不同的时钟信号则会使开关不按原要求动作，造成输出不正确，甚至短路现象。另外,在硬件电路设计中，多相时钟信号可以由FPGA等片外手段产生，由FPGA产生的原本同步的信号经过PCB板上走线时，造成几个纳秒甚至几十个纳秒的不同延时更是完全可能的，这同样会对要求时序精确的片上电路产生不可估量的影响。
技术实现思路
为了解决现有技术中的上述技术问题，本专利技术提供一种结构简单、占用芯片面积小、可靠性高的同步单元电路及由其构成的多相时钟同步电路。本专利技术能对多相时钟信号进行处理，使其各路信号再次恢复同步。本专利技术解决上述技术问题的技术方案是一种同步单元电路包括第一反向器、第二反向器、第三反向器、第四反向器、第五反向器、第六反向器、第一开关、第二开关、第三开关、第四开关、第五开关、第六开关，所述第一开关输入端与第四开关的输入端连接作为同步单元的信号输入端，第一开关的输出端分别与第一反向器的输入端和第二开关的输出端相连，第二开关的输入端接第二反向器的输出端，第一反向器的输出端分别与第二反向器的输入端和第三开关的输入端相连，第四开关的输出端分别与第三反向器输入端和第五开关的输出端相连，第五开关的输入端接第四反向器的输出端，第三反向器的输出端分别与第四反向器的输入端和第六开关的输入端相连，第三开关的输出端与第六开关的输出端并接后接到第五反向器的输入端，第五反向器的输出端作为同步单元的信号输出端，第六反向器的输入端为同步单元电路开关控制信号输入端，并分别与第一开关、第五开关和第六开关的控制端相连，第六反向器的输出端分别与第二开关、第三开关和第四开关的控制端相连。上述的同步单元电路中，所述第三开关和第六开关为一个二选一开关。上述的同步单元电路中，所述第一反向器、第二反向器、第三反向器、第四反向器、第五反向器、第六反向器为非门、与非门、或非门或RS触发器构成的信号反向器。一种多相时钟同步电路，包括多个同步单元电路和一个开关控制信号输入端，开关控制信号输入端与所有同步单元电路的开关控制信号输入端相连。上述的多相时钟同步电路中，所述开关控制信号的频率为产生多相时钟的主时钟频率的n/2倍，n为正整数。本专利技术采用的同步单元电路中，第一开关，第二开关，第一反向器和第二反向器构成第一个多路开关型锁存器，第四开关，第五开关，第三反向器和第四反向器构成第二个多路开关型锁存器，第三开关和第六开关构成一个二选一开关，假设所有开关在其控制信号 为高电平时闭合，在其控制信号为低电平时断开，那么，开关控制信号高电平期间，单元信号输入端口往第一个多路开关型锁存器写信号，开关控制信号下降沿时，第一个多路开关型锁存器采样写入的信号并保持，二选一开关选择第一个多路开关型锁存器采样保持的信号通过第五反向器从单元信号输出端输出，在接下来开关控制信号低电平期间，输出信号保持不变；开关控制信号低电平期间，单元信号输入端口往第二个多路开关型锁存器写信号，一直到开关控制信号上升沿，第二个多路开关型锁存器采样输入信号并保持，二选一开关选择第二个多路开关型锁存器采样保持的信号通过第五反向器从单元信号输出端输出，上半个周期单元信号输出端信号被更替，在接下来开关控制信号高电平期间，单元信号输出端信号保持不变，如此循环，输入信号实质上被该同步单元重建，且被同步到开关控制信号。本专利技术采用的多相时钟同步电路所有的同步单元受控于同一个开关控制信号，在满足多相时钟各路信号相对开关控制信号都提前或都延迟半个开关控制信号周期范围内时间的条件下，多相时钟各路信号被对应的各同步单元重建，且都同步到同一开关控制信号，于是多相时钟各路信号恢复同步。由于采用上述技术方案，本专利技术的技术效果是本专利技术采用几个反向器和几个开关组成同步单元，多个同步单元及一路开关控制信号组成多相时钟同步电路，解决了目前数模混合电路，SoC中出现的采用远距离隔离的形式避免衬底噪声干扰的方法而出现的多相时钟各路信号延迟不等，硬件电路设计中PCB走线带来多相时钟各路信号延迟不同的技术问题。下面结合附图和具体实施方式对本专利技术作进一步详细的说明。附图说明图I为数字部分开关噪声通过衬底耦合到模拟电路部分示意图。图2为采用远距离隔离的方法降低衬底噪声示意图。图3a为相对开关控制信号提前的不同步多相时钟示意图。图3b为图3a所示多相时钟经多相时钟同步电路处理后形成的同步多相时钟示意图。图3c为相对开关控制信号延迟的不同步多相时钟示意图。图3d为图3c所示多相时钟经多相时钟同步电路处理后形成的同步多相时钟示意图。图4a为本专利技术中同步单元电路的电原理图。图4b为本专利技术同步单元电路示意图对应的符号。图5为本专利技术中多相时钟同步电路的电原理图。具体实施例方式图3a为相对开关控制信号提前的不同步的多相时钟，其中信号301为开关控制信号，信号302，303，304为不同步的多相时钟的各路信号，它们提前信号301半个周期范围内不等的时间。图3b为图3a中不同步的多相时钟信号经过多相时钟同步电路处理后形成的同步的多相时钟，其中信号312，313，314为处理后的同步多相时钟的各路信号，分别与处理前的信号302，303，304对应。图3c为相对开关控制信号延迟的不同步的多相时钟，其中信号322，323，324为相对信号301延迟半个周期范围内不等时间的不同步的多相时钟各路信号。图3d为图3c中不同步的多相时钟信号经过多相时钟同步电路处理后形成的同步的多相时钟，其中信号332，333，334为处理后的同步多相时钟的各路信号，分别与处理前的信号322，323，324对应。图4a中401为本专利技术中同步单元电路结构示意图，同步单元电路包括反相器421,422，423，424，425，426，开关控制信号输入端CTR，单元信号输入端口 IN，单元信号输出端口 0UT，开关411，412，413，414，415，416，开关控制信号输入端CTR接至反向器426的输入端，反向器426的输入端接至开关411，415，416的控制端，反向本文档来自技高网...
【技术保护点】
一种同步单元电路，其特征在于：包括第一反向器、第二反向器、第三反向器、第四反向器、第五反向器、第六反向器、第一开关、第二开关、第三开关、第四开关、第五开关、第六开关，所述第一开关的一端与第四开关的一端连接作为同步单元电路的信号输入端，第一开关的输出端分别与第一反向器的输入端和第二开关的输出端相连，第二开关的输入端接第二反向器的输出端，第一反向器的输出端分别与第二反向器的输入端和第三开关的输入端相连，第四开关的输出端分别与第三反向器的输入端和第五开关的输出端相连，第五开关的输入端接第四反向器的输出端，第三反向器的输出端分别与第四反向器的输入端和第六开关的输入端相连，第三开关的输出端与第六开关的输出端并接后接到第五反向器的输入端，第五反向器的输出端作为同步单元的信号输出端，第六反向器的输入端为同步单元电路开关控制信号输入端，并分别与第一开关、第五开关和第六开关的控制端相连，第六反向器的输出端分别与第二开关、第三开关和第四开关的控制端相连。
【技术特征摘要】
【专利技术属性】
技术研发人员：金湘亮，张文杰，
申请(专利权)人：湘潭大学，
类型：发明
国别省市：
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