执行初始校正及全时更新模式校正的方法和记忆体电路技术

执行初始校正及全时更新模式校正的方法和记忆体电路，包含供电至该记忆体电路；利用该阻抗匹配电路，对该记忆体电路执行该初始校正；该记忆体电路离开该初始校正；该记忆体电路进入一驱动模式；每隔一预定时间该记忆体电路退出该驱动模式；根据一更新指令，利用该阻抗匹配电路对该记忆体电路执行该更新模式校正；一输出电压电位检测电路判断该记忆体电路的输出电压电位；根据该输出电压电位检测电路的判断结果，执行一相对应的动作。

【技术实现步骤摘要】

本专利技术涉及一种于记忆体电路内执行初始校正及全时更新模式校正的方法和记忆体电路，尤其涉及一种共用记忆体电路内的阻抗匹配电路执行初始校正及全时更新模式校正的方法和可于初始校正及全时更新模式校正共用阻抗匹配电路的记忆体电路。
技术介绍
芯片与芯片之间的沟通不仅需要准确的时序设计，也需要准确设计二芯片之间的阻抗匹配。根据联合电子设备工程委员会(Joint Electron Device EngineeringCouncil, JEDEC)的标准，可利用延伸暂存器设定(extended mode register set, EMRS)模式，执行离线驱动器阻抗匹配校正，以准确设计二芯片之间的阻抗匹配。 请参照图I，图I为现有技术说明记忆体电路100的示意图。在供电给记忆体电路100后，记忆体电路100 —开始先进入延伸暂存器设定模式。在延伸暂存器设定模式中，使用者必须利用示波器人工判读记忆体电路100的输出电压的逻辑高电位“I”与逻辑低电位“0”的回转率(Slew rate)。然后，再利用阻抗匹配电路102内的一上拉驱动器1022与一下拉驱动器1024调整记忆体电路100的输出电压的逻辑高电位“I”与逻辑低电位“0”的回转率。另外，如图I所示，记忆体电路100另包含一校正电路104，用以执行回转率的强度调整。然而，如图I所示，记忆体电路100是利用阻抗匹配电路102与校正电路104分别执行延伸暂存器设定模式及全时更新模式校正，导致记忆体电路100具有大的电路面积，且记忆体电路100也不会全时(full time)执行更新模式校正。
技术实现思路
本专利技术的一实施例提供一种共用记忆体电路内的阻抗匹配电路执行初始校正及全时更新模式校正的方法。该方法包含供电至一记忆体电路；利用该阻抗匹配电路，对该记忆体电路执行该初始校正；该记忆体电路离开该初始校正；该记忆体电路进入一驱动模式；每隔一预定时间该记忆体电路退出该驱动模式；根据一更新指令，利用该阻抗匹配电路对该记忆体电路执行该更新模式校正；一输出电压电位检测电路判断该记忆体电路的输出电压电位；根据该输出电压电位检测电路的判断结果，执行一相对应的动作。本专利技术的另一实施例提供一种可于初始校正及全时更新模式校正共用阻抗匹配电路的记忆体电路。该记忆体电路包含一输出电压电位检测电路及一阻抗匹配电路。该输出电压电位检测电路，用以判断该记忆体电路的一输出电压电位。该阻抗匹配电路包含一上拉驱动器及一下拉驱动器。该上拉驱动器是用以在该记忆体电路的初始校正及全时更新模式校正下，当该记忆体电路的输出电压电位低于一低参考电压时，调高该输出电压电位；该下拉驱动器是用以在该记忆体电路的初始校正及全时更新模式校正下，当该记忆体电路的输出电压电位高于一高参考电压时，调低该输出电压电位。本专利技术提供一种共用记忆体电路内的阻抗匹配电路执行初始校正及全时更新模式校正的方法和可于初始校正及全时更新模式校正共用阻抗匹配电路的记忆体电路。该方法是在供电给该记忆体电路后，即利用该记忆体电路内的阻抗匹配电路执行该初始校正，也即该记忆体电路进入一延伸暂存器设定(EMRS)模式。在执行该初始校正的过程中，使用者可通过该阻抗匹配电路调整一输出电压的逻辑高电位与逻辑低电位的回转率。结束并退出该初始校正后，该记忆体电路进入一驱动模式。在该驱动模式中，该记忆体电路是每隔一预定时间退出该驱动模式，以执行该更新模式校正。在执行该更新模式校正的过程中，该记忆体电路可利用一输出电压电位检测电路判断该记忆体电路的输出电压的电位，并通过该阻抗匹配电路调整该记忆体电路的输出电压的电位。如此，本专利技术可通过该记忆体电路的阻抗匹配电路将该初始校正与该更新模式校正结合在一起。因此，本专利技术不仅可全时(fulltime)执行阻抗匹配以减少该记忆体电路的输出电压的反射，也可因为该初始校正与该更新模式校正共用该阻抗匹配电路而减少该记忆体电路的面积。以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。附图说明 图I为现有技术说明记忆体电路的示意图；图2为本专利技术的一实施例说明共用记忆体电路内的阻抗匹配电路执行初始校正及更新指令的方法的流程图；图3为说明记忆体电路的示意图。其中，附图标记100、300记忆体电路102、302阻抗匹配电路104校正电路304输出电压电位检测电路1022、3022 上拉驱动器1024、3024 下拉驱动器200 至 216步骤具体实施例方式下面结合附图对本专利技术的结构原理和工作原理作具体的描述请参照图2和图3，图2为本专利技术的一实施例说明一种共用记忆体电路内的阻抗匹配电路执行初始校正及全时更新模式校正的方法的流程图，图3为说明记忆体电路300的示意图。图2的方法是利用图3的记忆体电路300说明，详细步骤如下步骤200:开始；步骤202 :供电至记忆体电路300 ；步骤204 :利用记忆体电路300内的阻抗匹配电路302，对记忆体电路300执行初始校正；步骤206 :记忆体电路300离开初始校正；步骤208 :记忆体电路300进入一驱动模式；步骤209 :每隔一预定时间记忆体电路300退出驱动模式；步骤210 :根据一更新指令，利用阻抗匹配电路302对记忆体电路300执行更新模式校正；步骤212 :记忆体电路300内的输出电压电位检测电路(output voltage leveldetector circuit) 304判断记忆体电路300的输出电压Vo的电位；当记忆体电路300的输出电压Vo的电位低于一低参考电压VREFL时，进行步骤214 ;当记忆体电路300的输出电压Vo的电位高于一高参考电压VREHl时，进行步骤216 ;当记忆体电路300的输出电压Vo的电位介于高参考电压VREHl与低参考电压VREFL的间时，跳回步骤208 ；步骤214 :调整阻抗匹配电路302内的上拉驱动器3022的强度，跳回步骤212 ；步骤216 :调整阻抗匹配电路302内的下拉驱动器3024的强度，跳回步骤212 ；为了使记忆体与下一级电路(例如控制器)之间，具有良好的阻抗匹配，根据联合电子设备工程委员会(JEDEC)的标准，可利用记忆体电路300内的阻抗匹配电路302执行 离线驱动器(off chip driver)阻抗匹配校正，以准确设计记忆体与下一级电路之间的阻抗匹配。因此，供电至记忆体电路300后，在步骤204中，使用者利用示波器通过记忆体电路300内的阻抗匹配电路302，人工地对记忆体电路300执行初始校正，也即记忆体电路300进入延伸暂存器设定(extended mode register set, EMRS)模式。在延伸暂存器设定模式中，使用者必须利用示波器人工判读记忆体电路300的输出电压的逻辑高电位“I”与逻辑低电位“0”的回转率。然后，再分别利用阻抗匹配电路302内的一上拉驱动器3022与一下拉驱动器3024调整记忆体电路300的输出电压的逻辑高电位“ I ”与逻辑低电位“0”的回转率。在步骤206中，因为使用者已对记忆体电路300执行完初始校正，所以记忆体电路300退出初始校正。记忆体电路300退出初始校正之后，在步骤208中，记忆体电路300进入驱动模式，其中驱动模式包含记忆体电路300接收并执行一激活(ac本文档来自技高网...

【技术保护点】

【技术特征摘要】
2012.05.07 TW 1011161671.一种执行初始校正及全时更新模式校正的方法，其特征在于，包含 供电至一记忆体电路； 利用该阻抗匹配电路，对该记忆体电路执行该初始校正； 该记忆体电路离开该初始校正； 该记忆体电路进入一驱动模式； 每隔一预定时间该记忆体电路退出该驱动模式； 根据一更新指令，利用该阻抗匹配电路对该记忆体电路执行该更新模式校正； 一输出电压电位检测电路判断该记忆体电路的输出电压电位；及 根据该输出电压电位检测电路的判断结果，执行一相对应的动作。2.根据权利要求I所述的方法，其特征在于，根据该输出电压电位检测电路的判断结果，执行该相对应的动作包含 当该记忆体电路的输出电压电位低于一低参考电压时，调整该阻抗匹配电路内的一上拉驱动器的强度。3.根据权利要求I所述的方法，其特征在于，根据该输出电压电位检测电路的判断结果，执行该相对应的动作包含 当该记忆体电路的输出电压电位高于一高参考电压时，调整该阻抗匹配电路内的一下拉驱动器的强度。4.根据权利要求I所述的方法，其特征...

【专利技术属性】
技术研发人员：夏濬，洪森富，陈文伟，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：