本发明专利技术提供了一种移位寄存器、栅极驱动装置和显示装置。所述移位寄存器包括锁存器、传输门、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第一反相器，第一薄膜晶体管，栅极与移位寄存器的复位端连接，漏极分别与第二薄膜晶体管的漏极和锁存器的输入端连接；第二薄膜晶体管，栅极与移位寄存器的输入端连接；第三薄膜晶体管，栅极与锁存器的反相输出端连接，漏极与第一反相器的输入端连接；传输门的输出端与第三薄膜晶体管的漏极连接，传输门的输入端与时钟信号输入端连接；第三薄膜晶体管的漏极与移位寄存器的正相输出端连接，第一反相器的输出端与所述移位寄存器的反相输出端连接。本发明专利技术仅采用一个锁存器即可实现信号的移位。
【技术实现步骤摘要】
本专利技术涉及显示
，尤其涉及一种移位寄存器、栅极驱动装置和显示装置。
技术介绍
传统的LTPS (低温多晶硅)shift register (移位寄存器)采用反相器和传输门组成，一般具有两个锁存器。利用锁存器来锁存输出信号，利用传输门的开关来实现信号的延迟和移位。图I是传统移位寄存器，主要由两个D触发器构成，D为输入端，Q为输出端，reset为复位端，(11和elk是两个反相的时钟信号，传统的移位寄存器的操作原理如下当时钟开启第一个D触发器后，上一级移位寄存器输入的电平信号进入第一个D触发器，由于此时第二个D触发器前端的传输门关闭，因此信号不能进入第二个D触发器，当下一个时钟到来，第一个D触发器输入关闭，同时第一个D触发器将输入信号锁存,此时第二个D触发器开启，输入信号进入第二个D触发器并输出。由此信号实现了从上一级移位寄存器到下一级移位寄存器的移位操作。D触发器的实现需要2个传输门、I个反相器和一个与非门，而一个移位寄存器需要两个D触发器，因此虽然传统的移位寄存器经典，然而使用了较多的门电路，电路构成过于复杂，同时需要较大的排版空间，不利于panel (面板)窄边框的实现。
技术实现思路
本专利技术的主要目的在于提供一种移位寄存器、栅极驱动装置和显示装置，仅采用一个锁存器即可实现信号的移位。为了达到上述目的，本专利技术提供了一种移位寄存器，包括锁存器、传输门、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第一反相器，其中，所述第一薄膜晶体管，栅极与所述移位寄存器的复位端连接，源极与驱动电源的高电平输出端连接，漏极分别与所述第二薄膜晶体管的漏极和所述锁存器的输入端连接；所述第二薄膜晶体管，栅极与所述移位寄存器的输入端连接，源极与驱动电源的低电平输出端连接；所述锁存器的正相输出端与所述传输门的正相控制端连接，所述锁存器的反相输出端与所述传输门的反相控制端连接；所述第三薄膜晶体管，栅极与所述锁存器的反相输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述第一反相器的输入端连接；所述传输门的输出端与所述第三薄膜晶体管的漏极连接，所述传输门的输入端与时钟信号输入端连接；所述第三薄膜晶体管的漏极与所述移位寄存器的正相输出端连接，所述第一反相器的输出端与所述移位寄存器的反相输出端连接。实施时，所述第一薄膜晶体管是P型TFT ; 所述第二薄膜晶体管和所述第三薄膜晶体管是η型TFT。实施时，所述锁存器包括第二反相器和第三反相器，其中，所述第二反相器的输入端和所述第三反相器的输出端连接；所述第二反相器的输出端与所述第三反相器的输入端连接；所述第二反相器的输入端为所述锁存器的输入端；所述第二反相器的输出端为所述锁存器的正相输出端；所述第三反相器的输出端为所述锁存器的反相输出端。实施时，所述第三反相器包括第四薄膜晶体管和第五薄膜晶体管，所述第二反相器包括第六薄膜晶体管和第七薄膜晶体管；所述第四薄膜晶体管，栅极与所述传输门的正相控制端连接，源极与驱动电源的高电平输出端连接，漏极与所述第一薄膜晶体管的漏极连接； 所述第五薄膜晶体管，栅极与所述传输门的正相控制端连接，源极与驱动电源的低电平输出端连接，漏极与所述第一薄膜晶体管的漏极连接；所述第六薄膜晶体管，栅极分别与所述第一薄膜晶体管的漏极和所述传输门的反相控制端连接，源极与驱动电源的高电平输出端连接，漏极与所述传输门的正相控制端连接;所述第七薄膜晶体管，栅极分别与所述第一薄膜晶体管的漏极和所述传输门的反相控制端连接，源极与驱动电源的低电平输出端连接，漏极与所述传输门的正相控制端连接；所述第六薄膜晶体管的漏极为所述锁存器的正相输出端；所述第四薄膜晶体管的漏极为所述锁存器的反相输出端；所述第六薄膜晶体管的栅极为所述第二反相器的输入端，所述第四薄膜晶体管的栅极为所述第三反相器的输入端；所述第四薄膜晶体管和所述第六薄膜晶体管为P型TFT ;所述第五薄膜晶体管和所述第七薄膜晶体管为η型TFT。实施时，所述传输门包括第八薄膜晶体管和第九薄膜晶体管；所述第八薄膜晶体管的源极与所述第九薄膜晶体管的漏极连接，所述第九薄膜晶体管的源极与所述第八薄膜晶体管的漏极连接；所述第八薄膜晶体管，源极与所述移位寄存器的正相输出端连接，漏极与时钟信号输入端连接；所述第八薄膜晶体管的栅极为所述传输门的正相控制端，所述第九薄膜晶体管的栅极为所述传输门的反相控制端；所述第八薄膜晶体管为η型TFT，所述第九薄膜晶体管为ρ型TFT。实施时，所述第一反相器包括第十薄膜晶体管和第十一薄膜晶体管，其中，所述第十薄膜晶体管，栅极分别与所述移位寄存器的正相输出端和所述第十一薄膜晶体管的栅极连接，源极与驱动电源的低电平输出端连接，漏极分别与所述移位寄存器的反相输出端和所述第十一薄膜晶体管的漏极连接；所述第十一薄膜晶体管，源极与驱动电源的高电平输出端连接；所述第十薄膜晶体管的栅极为所述第一反相器的输入端，所述第十薄膜晶体管的漏极为所述第一反相器的输出端；所述第十薄膜晶体管为η型TFT，所述第十一薄膜晶体管为ρ型TFT。本专利技术还提供了一种栅极驱动装置，包括多级上述的移位寄存器，除了第一级移位寄存器外，其余每个移位寄存器的输入端均和与该移位寄存器相邻的上一级移位寄存器的正相输出端连接；第一级移位寄存器的输入端与起始信号输入端连接；除了最后一级移位寄存器外，其余每个移位寄存器的复位端均和与该移位寄存器相邻的下一级移位寄存器的反相输出端连接；最后一级移位寄存器的复位端与该最后一级移位寄存器的正相输出端连接。本专利技术还提供了一种显示装置，其特征在于，包括上述的栅极驱动装置。与现有技术相比，本专利技术所述的移位寄存器、栅极驱动装置和显示装置，利用锁存器锁存传输门的控制信号，以便传输门可以保持开启或者关闭状态，利用传输门的状态对时钟信号进行选择性的输入从而实现信号的移位。附图说明 图I是传统的移位寄存器的电路图；图2是本专利技术第一实施例所述的移位寄存器的电路图；图3是本专利技术第二实施例所述的移位寄存器的电路图；图4是本专利技术第三实施例所述的移位寄存器的电路图；图5是本专利技术第二实施例所述的移位寄存器两级级联的电路图；图6是本专利技术一实施例所述的栅极驱动装置的电路图；图7是本专利技术所述的移位寄存器的工作时序图。具体实施例方式为使得本专利技术的目的、技术方案和优点表达得更加清楚明白，下面结合附图及具体实施例对本专利技术再做进一步详细的说明。本专利技术提供了一种移位寄存器、栅极驱动装置和显示装置，仅采用一个锁存器即可实现信号的移位。本专利技术所述的移位寄存器主要由锁存器和传输门构成，所述锁存器用于锁存所述传输门的控制信号，以便所述传输门可以保持开启或关闭状态，利用所述传输门的状态对时钟信号进行选择性的输入从而实现信号的移位。如图2所示，本专利技术第一实施例所述的移位寄存器，包括锁存器21、传输门22、第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3和第一反相器23，其中，所述第一薄膜晶体管Tl，栅极与所述移位寄存器的复位端Reset连接，源极与驱动电源的高电平输出端连接，漏极分别与所述第二薄膜晶体管T2的漏极和所述锁存器21的输入端M连接；所述第二薄膜晶体管T2，栅极与所述移位寄存器的输入端Input连接，源极与驱动电源的低电平输出端连接；所述锁存器21的正相输出端与本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.ー种移位寄存器，其特征在于，包括锁存器、传输门、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第一反相器，其中， 所述第一薄膜晶体管，栅极与所述移位寄存器的复位端连接，源极与驱动电源的高电平输出端连接，漏极分别与所述第二薄膜晶体管的漏极和所述锁存器的输入端连接； 所述第二薄膜晶体管，栅极与所述移位寄存器的输入端连接，源极与驱动电源的低电平输出端连接； 所述锁存器的正相输出端与所述传输门的正相控制端连接，所述锁存器的反相输出端与所述传输门的反相控制端连接； 所述第三薄膜晶体管，栅极与所述锁存器的反相输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述第一反相器的输入端连接； 所述传输门的输出端与所述第三薄膜晶体管的漏极连接，所述传输门的输入端与时钟信号输入端连接； 所述第三薄膜晶体管的漏极与所述移位寄存器的正相输出端连接，所述第一反相器的输出端与所述移位寄存器的反相输出端连接。2.如权利要求I所述的移位寄存器，其特征在干， 所述第一薄膜晶体管是P型TFT ; 所述第二薄膜晶体管和所述第三薄膜晶体管是η型TFT。3.如权利要求I或2所述的移位寄存器，其特征在于，所述锁存器包括第二反相器和第三反相器，其中， 所述第二反相器的输入端和所述第三反相器的输出端连接； 所述第二反相器的输出端与所述第三反相器的输入端连接； 所述第二反相器的输入端为所述锁存器的输入端；所述第二反相器的输出端为所述锁存器的正相输出端； 所述第三反相器的输出端为所述锁存器的反相输出端。4.如权利要求3所述的移位寄存器，其特征在于，所述第三反相器包括第四薄膜晶体管和第五薄膜晶体管，所述第二反相器包括第六薄膜晶体管和第七薄膜晶体管； 所述第四薄膜晶体管，栅极与所述传输门的正相控制端连接，源极与驱动电源的高电平输出端连接，漏极与所述第一薄膜晶体管的漏极连接； 所述第五薄膜晶体管，栅极与所述传输门的正相控制端连接，源极与驱动电源的低电平输出端连接，漏极与所述第一薄膜晶体管的漏极连接； 所述第六薄膜晶体管，栅极分别与所述第一薄膜晶体管的漏极和所述传输门的反相控制端连接，源极与驱动电源的高电平输出端连接，漏极与所述传输门的正相控制端连接； 所述第七薄膜晶体管，栅极分别与所述第一薄膜晶体管的漏...
【专利技术属性】
技术研发人员：青海刚，祁小敬，
申请(专利权)人：京东方科技集团股份有限公司，成都京东方光电科技有限公司，
类型：发明
国别省市：
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