本发明专利技术公开了一种时钟同步方法、装置及具有该装置的射频芯片电路，其方法为：在射频芯片复位和发射电路不工作时，使带相位处理的计数器清零，生成同步时钟为0电平以降低射频芯片的功耗；该同步时钟在接收到内部时钟同步脉冲时，其相位根据内部时钟上升沿调整；该同步时钟在接收到外部时钟同步脉冲时，其相位根据外部时钟上升沿调整；同时，在未接收到内部或外部时钟同步脉冲的情况下，也可通过复用PLL电路使带相位处理的计数器生成相位可调的生成同步时钟。相位可调确保了时钟沿和数据的相位关系，使射频芯片可以正确接收需发射的数据，通过上述本发明专利技术公开的方法能够实现低依赖性、低成本且低功耗的目的。
【技术实现步骤摘要】
本专利技术属于数字电路
，尤其涉及ー种时钟同步方法、装置及具有该装置的射频芯片电路。
技术介绍
射频芯片尤其是无线射频收发芯片，在工作过程中需要接收和发送数据，其中，发送数据时需要接收基带芯片的时钟和数据。 现有技术中，射频芯片内部的工作时钟都利用外部芯片的时钟信号提供。主要包括两种方式第一种方式为直接利用外部芯片的外部时钟作为射频芯片的内部工作时钟。但是采用该种方法存在以下缺点，其一，当外部时钟和数据在接ロ处的延时不同，无法同歩，则会破坏时钟沿和数据的相位关系，从而造成射频芯片无法正确接收数据；其ニ，当外部时钟驱动能力可能不够时，若增加驱动缓冲，可能会破坏原时钟和数据的同步关系，同样会造成射频芯片无法正确接收数据；其三，该外部时钟的工作状态一直处于输入状态，当射频芯片不工作时，不能屏蔽该外部时钟，増加了射频芯片的功耗。第二种方式为采用FIF0(First In First Out，先进先出数据缓存器)进行数据握手的方式发送数据。但是采用该种方式仍然存在以下缺点，其一，FIFO装置面积较大，占用射频芯片面积较多；其ニ，该种方式同样必须利用外部时钟作为射频芯片的内部工作时钟，当外部时钟出现上述第一种方式中的问题时，同样无法使射频芯片正确接收数据。由上述可知，现有技术中的两种方式都必须采用外部芯片的时钟信号给射频芯片提供工作时钟，总的来说存在依赖性强、成本高且浪费功耗的缺点。尤其是当外部芯片不提供时钟时，射频芯片则无法正常工作。
技术实现思路
有鉴于此，本专利技术的目的在于提供ー种时钟同步方法、装置及具有该装置的射频芯片电路，以克服现有技术中存在的依赖性强、成本高且浪费功耗的问题。一种时钟同步的方法，包括当射频芯片处于复位状态或相应模块为非工作状态时，使带相位处理的计数器清零；当所述带相位处理的计数器接收到启动工作的信号时，所述带相位处理的计数器对接收的锁相环PLL电路生成的高频时钟进行分频，并调整初始相位,生成第一同步时钟作为所需的同步时钟输出；在工作过程中实时判断所述带相位处理的计数器是否接收到内部时钟同步脉冲；如果是，所述带相位处理的计数器则以内部时钟的上升沿为基准进行相位调整，生成第二同步时钟作为所需同步时钟输出；如果否，判断所述带相位处理的计数器是否接收到外部时钟同步脉冲，如果是，所述带相位处理的计数器则依据检测到的外部时钟的上升沿进行相位调整，生成第三同步时钟信号作为所需同步时钟输出。优选地，所述带相位处理的计数器以内部时钟的上升沿为基准进行相位调整，生成第二同步时钟作为同步时钟输出的具体过程包括所述带相位处理的计数器接收循环计数器发送的内部时钟的当前计数值；在所述内部时钟的当前计数值减去所需同步的两个时钟的基础上，増加相位值调整相位，得到与所述内部时钟的上升沿为基准调整的第二同步时钟；将所述第二同步时钟作为所需同步时钟输出；其中，所述相位值可为正值或负值，最大值为所述PLL电路产生高频时钟时的目标频率周期的一半，所述目标频率周期为所述PLL产生的高频时钟频率和目标频率的比值。优选地，所述带相位处理的计数器依据检测到的外部时钟的上升沿进行相位调整，生成第三同步时钟作为所需同步时钟输出的具体过程包括所述带相位处理的计数器接收外部发送的外部时钟，并经由边沿检测同步器检测外部时钟的上升沿；获取所述PLL电路产生高频时钟时的目标频率周期；在所述目标频率周期数值减去同步过程中所需的高频时钟的数值基础上，増加相位值调整相位，得到与所述外部时钟的上升沿为基准调整的第三同步时钟；将所述第三同步时钟作为所需同步时钟输出；其中，所述目标频率周期为所述PLL电路产生的时钟的频率与目标频率的比值；所述相位值可为正值或负值，最大值为所述目标频率周期的一半；同步过程中所需的高频时钟的数值为4。优选地，所述带相位处理的计数器无需以内部时钟的上升沿或外部时钟的上升沿为基准进行相位调整时，生成第一同步时钟作为所需同步时钟输出的具体过程包括获取所述PLL产生高频时钟时的目标频率周期；在所述目标频率周期数值的基础上，増加相位值调整相位，得到第一同步时钟；将所述第一同步时钟作为所需同步时钟输出。优选地，所述PLL电路生成的高频时钟，其频率高于所需同步时钟N倍的时钟；其中，N大于或等于3;或者，所述PLL电路产生的高频时钟的频率为所需同步时钟的频率的公倍数。ー种时钟同步装置，包括带相位处理的计数器，与所述带相位处理的计数器连接的循环计数器，以及连接所述带相位处理的计数器和所述循环计数器的锁相环PLL电路；所述PLL电路，用于产生高频时钟；所述循环计数器，用于将接收的所述PLL电路产生的高频时钟进行分频，生成内部时钟；并向带相位处理的计数器提供内部时钟的相位计数值；所述带相位处理的计数器，用于当射频芯片处于复位状态或相应模块处于非工作状态时，停止工作；当接收到启动工作的信号吋，对接收的锁相环PLL电路生成的高频时钟进行分频，初始相位可调，生成第一同步时钟作为所需的同步时钟输出；以及在工作过程中实时判断是否接收到内部时钟同步脉冲；如果是，则以内部时钟的上升沿为基准进行相位调整，生成以所述内部时钟的上升沿为基准调整的第二同步时钟作为所需同步时钟输出；如果否，再判断是否接收到外部时钟同步脉冲，如果是，则依据检测到的外部时钟的上升沿进行相位调整，生成以所述外部时钟的上升沿为基准调整的第三同步时钟作为所需同步时钟输出。优选地，当所述带相位处理的计数器接收到内部时钟同步脉冲时所述带相位处理的计数器，用于接收循环计数器发送的内部时钟的当前计数值，在所述内部时钟的当前计数值减去所需同步的两个时钟的基础上，増加相位值调整相位，将得到以所述内部时钟的上升沿为基准调整的第二同步时钟作为所需同步时钟输出； 其中，所述相位值可为正值或负值，最大值为所述PLL电路产生高频时钟时的目标频率周期的一半，所述目标频率周期为所述PLL产生的高频时钟频率和目标频率的比值。优选地，当所述带相位处理的计数器接收到外部时钟同步脉冲时所述带相位处理的计数器，用于获取所述PLL电路产生高频时钟时的目标频率周期；在所述目标频率周期数值减去同步过程中所需的高频时钟的数值基础上，増加相位值调整相位，将得到的以所述外部时钟上升沿为基准调整的第三同步时钟作为所需同步时钟输出；其中，所述外部时钟的上升沿信息经由边沿检测同步器获取；所述目标频率周期为所述PLL电路产生的时钟的频率与目标频率的比值；所述相位值可为正值或负值，最大值为所述目标频率周期的一半；同步过程中所需的高频时钟的数值为4 ；或者，将所述第二同步时钟延迟ー拍后作为所需同步时钟输出。优选地，所述PLL电路生成的高频时钟，其为频率高于所需同步时钟N倍的时钟；其中，N大于或等于3;或者，所述PLL电路产生的高频时钟的频率为所需同步时钟的频率的公倍数。一种射频芯片电路，包括时钟同步装置和边沿检测同步器；所述时钟同步装置为上述公开的任意ー项时钟同步装置；所述边沿检测同步器，用于当进行外部时钟同步时，检测外部时钟的上升沿，进而生成外部时钟同步脉冲；当进行内部时钟同步时，检测内部时钟的上升沿，进而生成内部时钟同步脉冲。由于本专利技术实施例提供了ー种时钟同步方法、装置及具有该装置的射频芯片电路。本专利技术通过在射频芯片复位或相应模块不工作的情况下本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种时钟同步的方法，其特征在于，包括 当射频芯片处于复位状态或相应模块为非工作状态时，使带相位处理的计数器清零；当所述带相位处理的计数器接收到启动工作的信号时，所述带相位处理的计数器对接收的锁相环PLL电路生成的高频时钟进行分频，并调整初始相位,生成第一同步时钟作为所需的同步时钟输出； 在工作过程中实时判断所述带相位处理的计数器是否接收到内部时钟同步脉冲；如果是，所述带相位处理的计数器则以内部时钟的上升沿为基准进行相位调整，生成第二同步时钟作为所需同步时钟输出； 如果否，判断所述带相位处理的计数器是否接收到外部时钟同步脉冲，如果是，所述带相位处理的计数器则依据检测到的外部时钟的上升沿进行相位调整，生成第三同步时钟信号作为所需同步时钟输出。2.根据权利要求I所述的方法，其特征在于，所述带相位处理的计数器以内部时钟的上升沿为基准进行相位调整，生成第二同步时钟作为同步时钟输出的具体过程包括 所述带相位处理的计数器接收循环计数器发送的内部时钟的当前计数值； 在所述内部时钟的当前计数值减去所需同步的两个时钟的基础上，増加相位值调整相位，得到与所述内部时钟的上升沿为基准调整的第二同步时钟；将所述第二同步时钟作为所需同步时钟输出； 其中，所述相位值可为正值或负值，最大值为所述PLL电路产生高频时钟时的目标频率周期的一半，所述目标频率周期为所述PLL产生的高频时钟频率和目标频率的比值。3.根据权利要求I所述的电路，其特征在于，所述带相位处理的计数器依据检测到的外部时钟的上升沿进行相位调整，生成第三同步时钟作为所需同步时钟输出的具体过程包括 所述带相位处理的计数器接收外部发送的外部时钟，并经由边沿检测同步器检测外部时钟的上升沿； 获取所述PLL电路产生高频时钟时的目标频率周期； 在所述目标频率周期数值减去同步过程中所需的高频时钟的数值基础上，増加相位值调整相位，得到与所述外部时钟的上升沿为基准调整的第三同步时钟； 将所述第三同步时钟作为所需同步时钟输出； 其中，所述目标频率周期为所述PLL电路产生的时钟的频率与目标频率的比值；所述相位值可为正值或负值，最大值为所述目标频率周期的一半；同步过程中所需的高频时钟的数值为4。4.根据权利要求I所述的电路，其特征在于，所述带相位处理的计数器无需以内部时钟的上升沿或外部时钟的上升沿为基准进行相位调整时，生成第一同步时钟作为所需同步时钟输出的具体过程包括 获取所述PLL产生高频时钟时的目标频率周期； 在所述目标频率周期数值的基础上，増加相位值调整相位，得到第一同步时钟； 将所述第一同步时钟作为所需同步时钟输出。5.根据权利要求I 4中任意一项所述的电路，其特征在于，所述PLL电路生成的高频时钟，其频率高于所需同步时钟N倍的时钟；其中，N大于或等于3 ;或者，所述PLL电路产生的高频时钟的频率为所需同步时钟的频率的公倍数。6.ー种时钟同步装置，其特征在于，包括带...
【专利技术属性】
技术研发人员：李志俊，郑卫国，叶晖，梁晓峰，罗伟良，
申请(专利权)人：广州市广晟微电子有限公司，
类型：发明
国别省市：
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