基于MPMC的高速存储器接口IP核的数据交换系统，涉及一种数据交换系统，以解决数据交换系统实现片外存储器访问的IP核资源利用率和数据吞吐率较低的问题。用户逻辑模块控制总线通过自定义UBus总线与接口IP核通信，接口IP核通过NPI总线与MPMC?IP核通信，MPMC?IP核与片外存储器通信；接口IP核包括读控制、选择和写控制模块，读控制模块第一控制总线和写控制模块第一控制总线各与自定义UBus总线连接，读控制模块第二控制总线与选择模块第一控制总线连接，写控制模块第二控制总线与选择模块第二控制总线连接；读控制模块第三控制总线和写控制模块第三控制总线分别与NPI总线连接。用于与片外存储器数据交换。
【技术实现步骤摘要】
本专利技术涉及一种数据交换系统，特别涉及基于MPMC的高速存储器接口 IP核的数据交换系统。
技术介绍
在数据交换系统中，优良的片外存储器访问与控制的设计，可以提高系统的性能及开发速度。使用专用存储器控制器IPdntellectual Property)核完成对片外存储器的访问，是FPGA应用设计中的常见手段，如Altera的DDR Controller IP核以及Xilinx的MPMC (Multi-Port Memory Controller,多端口内存控制器)IP 核等。MPMC IP 核具有较高的通用性，支持多种用户接口，在NPI (Native Port Interface)总线接口下,具有多种效率不同的传输模式，造成其在不同模式对突发传输长度及地址均有不同的限制要求，增加了用户设计难度。因此，与MPMC IP核通信的接口 IP核成为系统设计的关键。MPMC IP核是一种常用的实现片外存储器访问的IP核。目前设计的数据交换系统中的MPMC IP核有AHB (Advanced High performance Bus)总线接口的 MPMC IP 核，该 IP 核通过 AHB 总线与用户逻辑通信，并可以连接SoC (System on Chip)。还有直接使用Xilinx提供的MPMC IP核，实现对片外存储器的访问。但上述方法只能采用单一且固定的数据读写或传输模式进行数据通信，因而资源利用率和数据吞吐率相对较低。
技术实现思路
本专利技术的目的是为了解决目前的数据交换系统实现片外存储器访问的IP核资源利用率和数据吞吐率相对较低的问题，提供一种基于MPMC的高速存储器接口 IP核的数据交换系统。本专利技术的基于MPMC的高速存储器接口 IP核的数据交换系统，它包括用户逻辑模块、MPMC IP核模块和接口 IP核模块；用户逻辑模块的控制总线通过自定义UBus总线与接口 IP核模块的第一控制总线连接，接口 IP核模块的第二控制总线通过NPI总线与MPMC IP核模块的第一控制总线连接，MPMC IP核模块的第二控制总线与片外存储器连接；接口 IP核模块包括读控制模块、选择模块和写控制模块，读控制模块的第一控制总线和写控制模块的第一控制总线分别与自定义UBus总线连接，读控制模块的第二控制总线与选择模块的第一控制总线连接，写控制模块的第二控制总线与选择模块的第二控制总线连接；读控制模块的第三控制总线和写控制模块的第三控制总线分别与NPI总线连接。本专利技术的接口 IP核将对用户逻辑的数据进行缓存，并处理来自用户逻辑的命令，根据缓存的状态、传输地址及NPI总线协议，动态组合传输模式完成与MPMC IP核的通信。本专利技术的优点在于通过用户逻辑和MPMC IP核之间通信，进而实现用户逻辑对片外存储器的高速通信，具有数据突发传输和地址传送功能的自定义总线UBus从而降低用户对MPMCIP核的访问难度，并通过缓存读写数据及对读写数据地址的判断，在线选择NPI接口传输模式，提高对片外存储器的访问速率，实现对任意地址任意长度的数据读写，在数据块大于640Byte时，数据吞吐率提高了 400MB/s ;在传输块为IWord条件下，吞吐率提高了 29. 6MB/s ;资源利用率提高了 30% ;从而本专利技术提高了资源利用率和数据吞吐率。附图说明图1是本专利技术的整体结构示意图。图2是本专利技术的接口 IP核模块的结构示意图。图3是本专利技术的接口IP核模块中的读控制模块结构示意图。图4是本专利技术的接口 IP核模块中写控制模块结构示意图。图5是本专利技术的接口IP核模块中的读模式及请求控制模块的工作状态转换示意图。图6是本专利技术的接口IP核模块中的写启动及写模式判断模块的工作状态转换示意图。图7是本专利技术的接口IP核模块中的写时序控制模块的工作状态转换示意图。图8是本专利技术在不同的块起始地址下的起始传输模式数据吞吐率测试结果，其中4表示传输块为4Word时的数据吞吐率，16表示传输块为16Word时的数据吞吐率，32表示传输块为32Word时的数据吞吐率，64表示传输块为64Word时的数据吞吐率。具体实施例方式具体实施方式一结合图I和图2说明本实施方式，本专利技术的基于MPMC的高速存储器接口 IP核的数据交换系统，它包括用户逻辑模块I、MPMC IP核模块2和接口 IP核模块3 ;用户逻辑模块I的控制总线通过自定义UBus总线4与接口 IP核模块3的第一控制总线连接，接口 IP核模块3的第二控制总线通过NPI总线5与MPMC IP核模块2的第一控制总线连接，MPMC IP核模块2的第二控制总线与片外存储器连接；接口 IP核模块3包括读控制模块3-1、选择模块3-2和写控制模块3-3，读控制模块3-1的第一控制总线和写控制模块3-3的第一控制总线分别与自定义UBus总线4连接，读控制模块3-1的第二控制总线与选择模块3-2的第一控制总线连接，写控制模块3-3的第二控制总线与选择模块3-2的第二控制总线连接；读控制模块3-1的第三控制总线和写控制模块3-3的第三控制总线分别与NPI总线5连接。在FPGA应用设计中，用户逻辑通过图I中自定义的UBus总线，完成与接口 IP核的通信，进而完成对片外存储器数据访问。接口 IP核将对用户逻辑的数据进行缓存，并处理来自用户逻辑的命令，根据缓存的状态、传输地址及NPI总线协议，动态组合传输模式完成与MPMC IP核的通信。MPMC IP核实现对片外存储器的PHY层(Physical Layer)控制及数据访问。写控制模块3-3负责完成将用户逻辑的数据写入MPMC IP核。读控制模块3-1完成从MPMC IP核读取数据，并通过UBus传输给用户逻辑。选择模块3-2通过对地址及控制信号的选择，实现读控制模块3-1及写控制模块3-3与MPMC IP核的通信，并避免读写冲突。具体实施方式二 结合图3说明本实施方式，本实施方式与具体实施方式一不同的是，它的读控制模块3-1包括读数据FIFO模块3-1-1、读数据模块3-1-2、读模式及请求控制模块3-1-3、选择开关模块3-1-4和地址发生器3-1-5 ；读数据FIFO模块3-1-1将读接口的数据总线信号Rd_data发送给自定义UBus总线4的读接口的数据总线信号输入端；自定义UBus总线4将读使能信号Rd_en发送给读数据FIFO模块3_1_1的读使能信号的输入端；读数据FIFO模块3-1-1将读接口数据有效信号R_valid发送给自定义UBus总线4的读接口数据有效信号的输入端；读数据FIFO模块3-1-1将读数据FIFO中剩余的数据的个数的信号Num发送给读模式及请求控制模块3-1-3的的读数据FIFO中剩余的数据的个数的信号的输入端； 读模式及请求控制模块3-1-3将对读数据FIFO进行复位信号RST发送给读数据FIFO模块3-1-1的复位信号输入端；自定义UBus总线4将读完成信号End_rd发送给读模式及请求控制模块3_1_3的读完成信号输入端；读模式及请求控制模块3-1-3将读完成信号的响应信号EncLack发送给自定义UBus总线4的读完成信号的响应信号的输入端；自定义UBus总线4将读请求信号Rd_req发送给读模式及请求控制模块3_1_3的读请求信号的输入端本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：王少军，刘大同，彭宇，仲雪洁，庞业勇，马宁，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：
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