非均匀沟道无结晶体管制造技术

本发明专利技术公开了一种在基板上形成半导体层的方法。该方法包括将半导体层图案化成鳍状结构。该方法包括在鳍状结构上方形成栅极介电层和栅电极层。该方法包括图案化栅极介电层和栅电极层，从而使得所形成的栅极结构包围鳍状结构的部分。该方法包括实施多个注入工艺，从而在鳍状结构中形成源极/漏极区域。实施多个注入工艺，从而使得鳍状结构中的掺杂轮廓是非均匀的，并且被栅极结构包围的鳍状结构的部分的第一区域具有比该鳍状结构的其他区域更轻的掺杂浓度级别。本发明专利技术还提供了一种非均匀沟道无结晶体管。

【技术实现步骤摘要】

本专利技术涉及半导体领域，更具体地，本专利技术涉及一种非均匀沟道无结晶体管。
技术介绍
半导体工业的发展追求具有更高器件密度、更高性能和更低成本的纳米技术工艺节点。由于此种发展的出现，制造和设计两方面问题的挑战致使三维设计得到发展，诸如，鳍状场效应晶体管(FinFET)器件。典型的FinFET器件利用从基板中延伸出来的薄的 “鳍”(或鳍状结构)制造而成。该鳍通常包括硅并且形成晶体管器件的主体。晶体管的沟道形成这种垂直的鳍。栅极被设置(例如，包围)在该鳍上。这种类型的栅极能够更好地控制沟道。FinFET器件的其他优点包括减小了短沟道效应和增大了电流。然而，对于传统的FinFET器件来讲，高寄生电阻会对FinFET的漏极的电流量产生不良影响。因此，虽然现有的制造FinFET器件的方法通常可以达到其预期目的，但并不是在各个方面都完全令人满意。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，本专利技术提出了一种半导体器件，包括位于基板上方的半导体层，所述半导体层具有鳍状结构；位于所述鳍状结构上方的栅极结构，所述栅极结构具有栅极介电层和栅电极层，所述栅极结构包围着所述鳍状结构的部分；以及位于所述鳍状结构中的源极/漏极区域；其中，所述鳍状结构中的掺杂轮廓是非均匀的，并且其中，被所述栅极结构包围的所述鳍状结构的部分的第一区域具有比所述鳍状结构的其余部分更轻的掺杂浓度级别。在该半导体器件中，所述鳍状结构包括第一区域、第二区域以及第三区域，并且其中所述第一区域具有第一掺杂浓度级别；所述第二区域与所述第一区域邻近设置，并且部分地被所述栅极结构包围，并且具有第二掺杂浓度级别，所述第二掺杂浓度级别大于所述第一掺杂浓度级别；以及所述第三区域与所述第二区域邻近设置，但未被所述栅极结构包围，并且具有第三掺杂浓度级别，所述第三掺杂浓度级别大于所述第二掺杂浓度级别。在该半导体器件中，所述第一区域和所述栅极结构具有相应的朝向相同方向延伸的第一横向尺寸和第二横向尺寸，并且其中，所述第一横向尺寸为所述第二横向尺寸的大约1/4至所述第二横向尺寸的7/8的范围内。在该半导体器件中，所述第一区域、第二区域、和第三区域都具有相同的掺杂极性。在该半导体器件中，所述基板是绝缘基板。 在该半导体器件中，所述基板是体硅基板，并且其中，所述体硅基板和所述半导体基板相反地进行掺杂。在该半导体器件中，所述半导体基板是N-型的FinFET器件，并且其中，所述栅极结构的功函数比价带边缘更接近于导带边缘。在该半导体器件中，所述半导体基板是P-型的FinFET器件，并且其中，所述栅极结构的功函数比导带边缘更接近于价带边缘。根据本专利技术的另一方面，本专利技术提供了一种FinFET半导体器件，包括形成在基板上方的鳍状结构，所述基板包含以下材料中的一种硅材料和绝缘材料；栅极，所述栅极至少部分地包围所述鳍状结构的部分；以及在所述鳍状结构中形成的源极/漏极；其中所述鳍状结构包括第一部分、第二部分、和第三部分；所述第一部分完全被所述栅极包围；所述第二部分至少部分地被所述栅极包围，并且具有比所述第一部分更重的掺杂浓度级别； 并且所述第三部分未被所述栅极包围，并且具有比所述第二部分更重的掺杂浓度级别。在该FinFET半导体器件中，所述第二部分位于所述第一部分和所述第三部分之间；并且所述第一部分、所述第二部分、和所述第三部分都具有相同的掺杂极性。在该FinFET半导体器件中，所述FinFET器件是N-型器件，并且其中，所述栅极的功函数比价带边缘更接近于导带边缘。在该FinFET半导体器件中，所述FinFET器件是P-型器件，并且其中，所述栅极比导带边缘更接近于价带边缘。根据本专利技术的又一方面，本专利技术提出了一种制造半导体器件的方法，包括在基板上形成半导体层；将所述半导体层图案化成鳍状结构；在所述鳍状结构上方形成栅极介电层和栅电极层；图案化所述栅极介电层和所述栅电极层，使得所形成的所述栅极结构包围所述鳍状结构的部分；以及实施多个注入工艺，从而在所述鳍状结构中形成源极/漏极，实施所述多个注入工艺，使得所述鳍状结构中的掺杂轮廓是非均匀的，并且其中，被所述栅极结构包围的所述鳍状结构的部分的第一区域具有比所述鳍状结构的其他区域更轻的掺杂浓度级别。在该方法中，实施所述多个注入工艺，使得所述第一区域、第二区域和第三区域形成在所述鳍状结构中；并且其中，所述第一区域具有第一掺杂浓度级别；所述第二区域与所述第一区域邻近设置，并且部分地被所述栅极结构包围，并且具有第二掺杂浓度级别，所述第二掺杂浓度级别大于所述第一掺杂浓度级别；并且所述第三区域与所述第二区域邻近设置，但未被所述栅极结构包围，并且具有第三掺杂浓度级别，所述第三掺杂浓度级别大于所述第二掺杂浓度级别。在该方法中，所述第一部分和所述栅极结构具有相应的朝向相同方向延伸的第一横向尺寸和第二横向尺寸，并且其中，所述第一横向尺寸为所述第二横向尺寸的大约1/4 至所述第二横向尺寸的7/8的范围内。在该方法中，所述第一区域、所述第二区域、和所述第三区域都具有相同的掺杂极性。在该方法中，所述基板是绝缘基板。在该方法中，所述基板是体硅基板，并且其中，所述体硅基板和所述半导体基板相反地进行掺杂。在该方法中，所述半导体基板是N-型的FinFET器件，并且进一步包括调整所述栅极结构的功函数，使得所述功函数比价带边缘更接近于导带边缘。在该方法中，所述半导体基板是P-型的FinFET器件，且进一步包括调整所述栅极结构的功函数，使得所述功函数比导带边缘更接近于价带边缘。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。图I是根据本专利技术的各个方面的制造FinFET器件的方法的流程图；图2是FinFET器件的实例的透视图；图3-图8是根据本专利技术的实施例的FinFET器件在不同的制造阶段的横截面视图和顶视图的分解视图；图9是掺杂浓度与位置之间的关系的图表；图10-图14是根据本专利技术的可选实施例的FinFET器件在不同的制造阶段的横截面视图和顶视图的分解视图；图15A、图15B、图15C包括示出了功函数和沟道剂量优化(channel dose optimization)的图表；图16包括示出根据实施例的器件的Im和Itjff性能的图表。具体实施例方式以下公开提供了多种不同实施例或实例，用于实现本专利技术的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考符号和/或字符。 这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。另外，为了简单和清楚，各种部件可以任意比例绘制。图I是根据本专利技术的各个方面的制造FinFET器件的方法10的流程图。该方法10 以方框12开始，其中，在基板上形成半导体层。方法10继续进行到方框14，其中，将半本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：后藤贤一，吴志强，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：