一种减小半导体器件栅诱导漏极泄漏的方法技术

本发明专利技术一种减小半导体器件栅诱导漏极泄漏电流的方法，包括：提供半导体衬底，所述半导体衬底上依次形成有栅极介质层和栅电极，所述栅电极具有第一侧和第二侧，所述栅电极第一侧的半导体衬底为源极区，第二侧的半导体衬底为漏极区，其中，还包括：对漏极以及源极进行斜角轻掺杂漏极的注入，使漏极区中形成漏极轻掺杂区域，源极区中形成源极轻掺杂区域。通过发明专利技术一种减小半导体器件栅诱导漏极泄漏电流的方法，有效地采用斜角注入的方法，使沟道保持有效长度不变的情况下，降低了漏端与栅极交叠区域，降低了漏端的有效纵向电场，从而减小了半导体器件栅致漏极泄漏电流，同时保持沟道有效长度不变的情况下，降低了漏端有效纵向电场。

【技术实现步骤摘要】

本专利技术涉及半导体制备
，尤其涉及一种减小半导体器件栅诱导漏极泄漏电流的方法。
技术介绍
栅致漏极泄漏(Gate Induced Drain Leakage,简称GIDL)是指，当器件在关断的情况下，(即栅极上正电压=0)，若漏极与正向压降相连，(即正向压降=Vdd),由于栅极和漏极之间的交叠，在栅极和漏极之间的交叠区域会存在强电场，载流子会在强电场作用下发生带-带隧穿效应(band to band tunneling),从而引起漏极到栅极之间的漏电流。栅致漏极泄漏电流已经成为影响小尺寸MOS器件可靠性、功耗等方面的主要原因之一，它同时也对电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，简称EEPROM)等存储器件的擦写操作有重要影响。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。通常在工艺中，进行轻掺杂漏极注入(Lightly Doped Drain,即LDD)方向为垂直于硅片表面，通过注入和之后的退火工艺形成源漏轻掺杂区，器件的截面如图I所示，在图中源级区2的源极轻掺杂区域3与漏极区4中的漏极轻掺杂区域5成对称结构，由于栅电极6与漏极区2中的漏极轻掺杂区域3之间交叠，在栅电极6和漏极区2之间的交叠区域会存在强电场，载流子会在强电场作用下发生带-带隧穿效应，从而引起漏极到栅极之间的漏电流。
技术实现思路
专利技术公开了一种减小半导体器件栅诱导漏极泄漏电流的方法。用以解决现有技术中在轻掺杂漏极注入工艺中，载流子会在栅极和漏极之间的交叠区所存在强电场的作用下发生带-带隧穿效应，从而减小引起漏极到栅极之间漏电流的问题。为实现上述目的，专利技术采用的技术方案是一种减小半导体器件栅诱导漏极泄漏电流的方法，包括提供半导体衬底，所述半导体衬底上依次形成有栅极介质层和栅电极，所述栅电极具有第一侧和第二侧，所述栅电极第一侧的半导体衬底为源极区，第二侧的半导体衬底为漏极区，其中，还包括对漏极以及源极进行斜角轻掺杂漏极的注入，使漏极区中形成漏极轻掺杂区域，源极区中形成源极轻掺杂区域。上述的方法，其中，轻掺杂漏极注入的方向为由上而下，以垂直源极区为基准向源极区偏角10度向所述源极区与所述漏极区进行轻掺杂漏极注入。上述的方法，其中，所述源极区中的所述源极轻掺杂区域长度长于所述漏极区中的所述漏极轻掺杂区域的长度。上述的方法，其中，所述源极轻掺杂区域与上方所述栅电极有交叠部分。上述的方法，其中，所述漏极轻掺杂区域与上方所述栅电极有交叠部分。上述的方法，其中，所述源极轻掺杂区域与上方所述栅电极的交叠部分长度长于所述漏极轻掺杂区域与上方所述栅电极的交叠部分。本专利技术中一种减小半导体器件栅诱导漏极泄漏电流的方法，采用了如上方案具有以下效果1、有效地采用斜角注入的方法，使沟道保持有效长度不变的情况下，降低了漏端与栅极交叠区域，降低了漏端的有效纵向电场，从而减小了半导体器件栅致漏极泄漏电流；2、同时保持沟道有效长度不变的情况下，降低了漏端有效纵向电场。附图说明通过阅读参照如下附图对非限制性实施例所作的详细描述，专利技术的其它特征，目的和优点将会变得更明显。图I为普通轻掺杂漏极注入工艺后器件截面的示意图2为一种减小半导体器件栅诱导漏极泄漏电流的方法的套盖示意参考图序衬底I、漏极区2、漏极轻掺杂区域3、源极区4、源极轻掺杂区域5、栅电极6、 栅极介质层7。具体实施例方式为了使专利技术实现的技术手段、创造特征、达成目的和功效易于明白了解，下结合具体图示，进一步阐述本专利技术。如图2所示，一种减小半导体器件栅诱导漏极泄漏电流的方法，包括提供半导体衬底I，半导体衬底I上依次形成有栅极介质层7和栅电极6，进一步的栅电极6位于介质层7之中，栅电极6具有第一侧和第二侧，栅电极6第一侧的半导体衬底I为源极区4，第二侧的半导体衬底I为漏极区2,以上为现有的MOS器件的工艺步骤，其中，还包括对漏极区2以及源极区4进行斜角轻掺杂漏极的注入， 使漏极区2中形成漏极轻掺杂区域3，源极区4中形成源极轻掺杂区域5，以完成对漏极轻掺杂区域3与源极轻掺杂区域5的形成。在本专利技术的具体实施例中，轻掺杂漏极注入的方向为由上而下覆盖于MOS器件的上表面，并以垂直源极区4为基准向源极区4偏角10度的方向向源极区4与漏极区2进行轻掺杂漏极注入，进一步的，在漏极区2，由于轻掺杂漏极注入的离子与半导体器件沟道之间的距离被拉远，从而所形成的漏极轻掺杂区域3的长度相对于原始漏极轻掺杂区域3的长度较短，此时漏极轻掺杂区域3与上方栅电极6的交叠区域也减小，当栅电极6关断，而漏极区2接正电压时在栅电极6与漏极轻掺杂区域3交叠区域的纵向电场的作用范围减小，从而降低了载流子的带-带隧穿效应，减少了半导体器件栅电极6致漏极区2所泄漏的电流。在本专利技术的具体实施例中，在对漏极区4进行轻掺杂漏极注入后，源极区中的源极轻掺杂区域5长度长于漏极区2中的漏极轻掺杂区域3的长度，进一步的，在轻掺杂漏极注入的离子与半导体器件沟道之间的距离被拉远。同时，源极区4中轻掺杂漏极所注入的离子与半导体器件沟道之间的距离被拉进，更进一步的，在漏极轻掺杂区域3与源极轻掺杂区域5的总长度较比原先的漏极轻掺杂区域3与源极轻掺杂区域5的总长度基本保持不变。在本专利技术的具体实施例中，在45nm CMOS器件工艺中，首先以NMOS器件制备为例。 轻掺杂漏极注入的离子采用砷注入，注入方向为由上而下以垂直源极区为基准向源极区4 偏角10度的方向，向源极区4与漏极区2进行轻掺杂漏极的注入。从而所形成的漏极轻掺杂区域3的长度相对于原始漏极轻掺杂区域3的长度较短，同时漏极轻掺杂区域3与上方栅电极6的交叠区域也减小，当栅电极6关断，而漏极区2连接正电压时，在栅电极6与漏极轻掺杂区域3交叠区域的纵向电场的作用范围减小，从而降低了载流子的带-带隧穿效应，减少了半导体器件栅电极6致漏极区2所泄漏的电流。综上所述，专利技术一种减小半导体器件栅诱导漏极泄漏电流的方法，有效地采用斜角注入的方法，使沟道保持有效长度不变的情况下，降低了漏端与栅极交叠区域，降低了漏端的有效纵向电场，从而减小了半导体器件栅致漏极泄漏电流，同时保持沟道有效长度不变的情况下，降低了漏端有效纵向电场。以上对专利技术的具体实施例进行了描述。需要理解的是，专利技术并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施; 本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响专利技术的实质内容。权利要求1.一种减小半导体器件栅诱导漏极泄漏电流的方法，包括提供半导体衬底，所述半导体衬底上依次形成有栅极介质层和栅电极，所述栅电极具有第一侧和第二侧，所述栅电极第一侧的半导体衬底为源极区，第二侧的半导体衬底为漏极区，其特征在于，还包括对漏极区以及源极区进行斜角轻掺杂漏极的注入，使漏极区中形成漏极轻掺杂区域，源极区中形成源极轻掺杂区域。2.根据权利要求I所述的方法，其特征在于，轻掺杂漏极注入的方向为由上而下，以垂直源极区为基准向源极区偏角10度向所述源极区与所述漏极区进行轻掺杂漏极注入。3.根据权利要求I所述的方法，其特征在于，所述源极区中的所述源极轻掺杂区本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：俞柳江，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：