线宽测试结构制造技术

本发明专利技术关于一种线宽测试结构，其包括当前层及位于当前层下方的前层，前层形成有台阶，其中当前层的光刻图形设计成其中心位于前层的台阶处。本发明专利技术利用线宽测试结构的二次电子成像原理，测试线宽的同时测试套刻叠对偏差。

【技术实现步骤摘要】

本专利技术涉及线宽测试结构，尤其涉及一种用于半导体制造中的线宽测试。
技术介绍
套刻测试是半导体制造光刻过程中的一项基本工艺，是用以表征两个光刻层叠对的好坏程度。实现方法是在划片槽中放置特定的测试结构，使用套刻测试仪测定，最后根据测定数值的大小来判断套刻是否符合规范。套刻测试结构是专门放置于划片槽中的测试图形，其设计如图1所示。深色的外框1’ 一般为前层图形留下的标记，而浅色的内框2’为当前层的光刻胶图形。套刻的计算公式为套刻测量值=(a_b)/2。该方法适用于规模化生产的在线控制，不能让操作者实际感受套刻测量值对应的实际的套刻偏差。对于一个典型的 CMOS (Complementary Metal Oxide kmiconductor，互补金属氧化物半导体)工艺流程，第一层孔必须和有源区及多晶准确叠对，而套刻测试一般只测定孔和其中某一层的叠对，无法真实反映第一层孔的套刻。请参阅图2，所示为实际芯片中的示意图形，y为前层图形(被对准层)包容当前层图形(对准层)必须的最小尺寸。最小尺寸y是根据图形线宽变化和图形叠对来定义的，假设前层图形的线宽变化为+/_a，当前层图形的线宽变化为+/_b，两层套刻的最大偏差为+/-C。当前层图形线宽变小、当前层图形线宽变大，且当前层图形向上偏移时，最小尺寸y的数值最大，即y = a+b+c。但在实际的设计规则中，最小尺寸y的数值并非如上简单累加而成。为减小最小尺寸y以进而减少芯片面积提高圆片上有效芯片的数目，一般设计规则中是采用平方和开根号的方式，即y=A/a2+b2+c2。因此当出现上述极端情况时，就会产生如图3所示的叠对偏差。而在套刻测量图形中，两层图形间的距离远大于y，且内外框的条状图形的线宽变化是不影响套刻测试的，因此无法检测到图3所示的叠对偏差问题。因此，在要求第一层孔必须同时套准于有源区和多晶的CMOS工艺流程中，将上述情形应用的话，则为如果有源区和多晶的套刻偏移太大或者线宽变化过大，则容易产生叠对问题。请参阅图4，其揭示了多晶和有源区存在叠对偏差，且孔线宽偏大的情形。则，在孔和有源区叠对正常时，孔则叠对在多晶边缘之外从而产生叠对偏差问题。因此，本专利技术提出一种快速且简便地检测到上述套刻偏差的极端情形。
技术实现思路
本专利技术的目的在于提供一种线宽测试结构，其测量线宽的同时可以直接判断套刻的叠对偏差，快速简便。为实现上述目的，本专利技术是关于一种线宽测试结构，其包括当前层及位于当前层下方的前层，前层形成有台阶，其中当前层的光刻图形设计成其中心位于前层的台阶处。作为本专利技术的进一步改进，所述前层及当前层可形成被扫描电镜接收的二次电子成像，且前层台阶具有在当前层中的不同位置以判断当前层和前层的叠对程度。作为本专利技术的进一步改进，所述当前层为间距类图形或条状图形。作为本专利技术的进一步改进，所述当前层应用于正性光刻胶时，为放置于光刻版上的透光图形。作为本专利技术的进一步改进，所述当前层应用于负性光刻胶时，为放置于光刻版上的不透光图形。作为本专利技术的进一步改进，所述条状图形的当前层不能覆盖前层的整个台阶，该台阶在条状图形末端具有不同的相交位置以判断套刻的叠对程度。作为本专利技术的进一步改进，所述前层由有源区及多晶形成，且有源区及多晶形成有前层的台阶。作为本专利技术的进一步改进，所述前层为可以彼此形成独立台阶的数层前层，并可以在光刻或者刻蚀后被扫描电镜观察到。作为本专利技术的进一步改进，所述各前层的独立台阶的距离应采用最小设计规则。作为本专利技术的进一步改进，所述当前层设计为分别和前层X方向台阶及y方向台阶相交的图形。本专利技术的有益效果是通过线宽测试结构的特殊性，在测量线宽的同时判断套刻偏差。附图说明图1是现有技术中表示套刻测试结构的示意图；图2是现有技术中实际芯片中当前层图形和前层图形的最小尺寸y的示意图；图3是现有技术中套刻叠对偏上的情形的示意图；图4是现有技术中CMOS工艺中第一层孔与有源区叠对正常而与多晶偏差的示意图；图5是本专利技术线宽测试结构的示意图；图6是本专利技术线宽测试结构应用于非CMP流程沿χ方向的剖面图；图7是本专利技术线宽测试结构应用于CMP流程光刻后沿χ方向的剖面图；图8是本专利技术线宽测试结构应用于CMP流程刻蚀后沿χ方向的剖面图；图9至图12是利用本专利技术线宽测试结构判断孔、有源区、多晶叠对情形的不同示例。具体实施方式本专利技术线宽测试结构平面视图如图5所示，请结合图5中的图例说明及图6，该线宽测试结构具有位于底层并具有一定高度的有源区、嵌入有源区中央并突出有源区上表面一定高度的多晶及四个方形孔。有源区与多晶形成有台阶。孔中心与多晶的四条侧边重叠且其外侧边缘与有源区图形边缘的距离为设计规则中的最小尺寸。因此，每一孔是同时套准有源区和多晶的。当测试时，线宽是采用扫描电镜进行测量的，其测量原理是使用聚焦电子束轰击在具有本专利技术线宽结构的样品表面产生二次电子，然后扫描电镜收集二次电子成像以测量线宽。设备收集的二次电子极易受到测试图形形貌的影响，一般而言，台阶较高处，二次电子容易溢出，形成的图像比较明亮，反之则图形比较暗。因此，本专利技术线宽测试结构的形成有不同高低台阶的有源区及多晶在二次电子成像中在扫描电镜下成像有明暗区别，通过观察孔底部有源区和多晶的成像明暗占据孔内面积或者二者形成的台阶在孔底部的位置即可以判别套刻的偏差。原则是孔优先采用间距类图形，比如本专利技术中所示的方形孔，且其中心位于有源区及多晶形成的台阶处。根据该台阶在孔中的位置，即可判断孔与有源区及多晶的叠对程度。此处，需要说的是，根据
技术介绍
中所述的当前层和前层，本专利技术中线宽测试结构中的孔即相当于当前层，有源区和多晶形成的图形为前层。以下给出本专利技术线宽测试结构在不同工艺流程中的应用。首先，将本专利技术线宽测试结构应用于介质淀积后无CMP工艺的流程，请参阅图6， 其示出了本专利技术线宽测试结构沿X方向的剖面图。可见，孔穿过位于最上层的光刻胶并到达和有源区及多晶形成的前层具有相同台阶构型的介质层上表面。因此，从孔的底部可以看到明显的有源区和多晶的明暗交界界面，并作出套刻叠对程度的判断。请参阅图7，将本专利技术线宽测试结构应用于介质淀积后有CMP工艺的光刻流程中， 其同样示出了本专利技术线宽测试结构沿X方向的剖面图。可见，孔穿过位于最上层的光刻胶到达介质层的表面。由于该介质层表面是平整的，因此无法透过孔的底部观察到有源区和多晶的交界面。请参阅图8，在对上述样品的光刻流程后进行刻蚀，则孔穿过介质层到达前层，即有源区和多晶的表面。此时，可以从孔的底部观察到有源区和多晶的明显的明暗交界面，并作出套刻叠对程度的判断。请参阅图9至图12，其给出了不同的孔与有源区及多晶之间套刻叠对的示例。图 9示出在孔内，有源区和多晶形成的台阶恰好位于孔的中央，因此孔与有源区及多晶套刻叠对正确。图10示出有源区和多晶叠对正确，孔对多晶和有源区叠对略偏，因为有源区和多晶的台阶位于孔的右侧，但是该套刻叠对可以接受。图11示出多晶对有源区略偏，孔对有源区叠对正确，孔对多晶叠对略偏，该套刻叠对可以接受。图12示出有源区和多晶叠对正确，但是孔与有源区和多晶叠对对偏，不可接受。因为有源区与邻近的场氧化区的台阶偏向孔的左侧，但是多晶完全没有与孔叠对。综上所述，本专利技术的线宽测试结构同时实现线宽测试及套刻测试本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：黄玮，
申请(专利权)人：无锡华润上华科技有限公司，
类型：发明
国别省市：