非挥发性内存模块、内存处理系统及其内存管理方法技术方案

本发明专利技术公开了一种非挥发性内存模块、内存处理系统及其内存管理方法。该非挥发性内存处理系统包含：一非挥发性内存模块，包含：一内存；及一控制器，耦接于该内存，用以传递该内存的数据；及一处理器，经由一传输接口耦接于该控制器，用来对经由该控制器存取该内存的数据进行一错误校正码产生程序、一数据搅和程序、一数据修复程序、一由逻辑地址至实体地址的地址转换程序、及一耗损平均程序中至少其中之一程序。本发明专利技术藉由主机端包含的处理器分担处理原本由非挥发性内存模块包含的控制器处理的一部分程序，可使控制器得以处理更加复杂的程序。

【技术实现步骤摘要】

本专利技术公开一种非挥发性内存模块、非挥发性内存处理系统、与相关非挥发性内存管理方法，尤指一种使原本以非挥发性内存模块处理的各种程序得以更有效率的被执行的非挥发性内存模块、非挥发性内存处理系统、与相关非挥发性内存管理方法。
技术介绍
一般非挥发性内存模块在连接于一主机端，以使该主机端得以存取该非挥发性内存模块内储存的数据时，该非挥发性内存模块内包含的一控制器会用来处理该非挥发性内存模块所需的硬件程序与韧体程序。该些硬件程序包含有一错误校正码(Error correction code)产生程序及一数据搅和(Data scrambling)程序，而该些韧体程序包含有一数据修复程序、一由逻辑地址至实体地址的地址转换程序、及一耗损平均(Wear leveling)程序。然而，随着非挥发性内存模块在功能上需求的增加，上述由非挥发性内存模块本身所包含的控制器所负责执行的程序除了会越趋进步与复杂外，控制器所需的资源需求也会随之增加，使得控制器在处理上述程序的能力与资源上也变得更捉襟见肘，反而会影响到非挥发性内存模块在维持其本身储存数据的正确与否的能力。
技术实现思路
本专利技术公开一种非挥发性内存处理系统。该非挥发性内存处理系统包含一非挥发性内存模块及一处理器。该非挥发性内存模块包含一内存及一控制器。该控制器耦接于该内存，用以传递该内存的数据。该处理器经由一传输接口耦接于该控制器，用来对经由该控制器存取该内存的数据进行一错误校正码产生程序、一数据搅和程序、一数据修复程序、一由逻辑地址至实体地址的地址转换程序、及一耗损平均程序中至少其中之一程序。本专利技术公开一种非挥发性内存模块。该非挥发性内存模块包含一内存及一控制器。该控制器耦接于该内存，用以传递该内存的数据。一外部的处理器经由一传输接口耦接于该控制器，且该外部的处理器用来对该内存经由该控制器传来的数据进行一错误校正码产生程序、一数据搅和程序、一数据修复程序、一由逻辑地址至实体地址的地址转换程序、 及一耗损平均程序中至少其中之一程序。本专利技术公开一种非挥发性内存管理方法。该方法包含一外部的处理器对一非挥发性内存模块包含的一内存经由该非挥发性内存模块包含的一控制器传来的数据进行一错误校正码产生程序、一数据搅和程序、一数据修复程序、由逻辑地址至实体地址的一地址转换程序、及一耗损平均程序中至少其中之一程序。本专利技术公开一种非挥发性内存管理方法。该方法包含一外部的处理器对一非挥发性内存模块包含的一内存经由该非挥发性内存模块包含的一控制器传来的数据进行一错误校正码产生程序。藉由本专利技术公开的非挥发性内存模块、非挥发性内存处理系统、与非挥发性内存管理方法，上述一般非挥发性内存模块无法应付更趋复杂的程序的问题将获得解决。 附图说明图1为本专利技术公开的一非挥发性内存处理系统的示意图2为根据本专利技术的一实施例与图1的叙述所公开的非挥发性内存管理方法的流程图。其中，附图标记100主机端101夕卜壳110处理器200非挥发性内存模块201 壳体210控制器220 内存300非挥发性内存处理系统302 步骤具体实施方式请参阅图1，其为本专利技术公开的一非挥发性内存处理系统300的示意图。如图1所示，非挥发性内存处理系统300包含一非挥发性内存模块200与一主机端100。主机端100 内包含一处理器110，而非挥发性内存模块200包含一控制器210与一内存220。在非挥发性内存模块200中，控制器210耦接于内存220，并用来传递内存220的数据或是处理操作内存220的指令，这些操作包含上述存取或写入数据等数据存取操作。处理器110经由一传输接口耦接于控制器210，使得控制器210可根据处理器110 所使用的一操作系统，将内存220中储存的至少一个装置驱动程序加载于处理器110，其中该传输接口可为一 USB接口、一 SATA接口或其它传输接口。如此一来，处理器110可安装该至少一个装置驱动程序，并以仿真一光盘只读存储器装置(CD-ROM device)的方式来执行被加载的该至少一个装置驱动程序。该至少一个装置驱动程序即为用来进行错误校正码产生程序、数据搅和程序、数据修复程序、地址转换程序、及耗损平均程序中至少其中之一程序的媒介。该错误校正码产生程序是用来在该主机端写入数据于内存220时，将错误校正码加入于写入的数据中，以使得日后读取被写入于内存220的数据时，可以藉由被加入的错误校正码来确认被读取的数据中是否存在有错误，并藉由将被加入的错误校正码滤除来还原原本被写入的数据。该数据搅和程序是用来将写入于内存220的数据进行一定程度的分散，以使得数据更易于储存。该数据修复程序包含将上述的错误校正码滤除于原本被写入于内存220的数据以还原该些数据的程序，并包含当内存220碰到断电等易于影响数据正确性的突发状况时，用来修复遇到该些突发状况时正在被存取的数据的程序。该地址转换程序是用来在由该主机端写入数据至内存220时，将该主机端对该笔数据设定的逻辑地址转换为内存220中的实体地址，以使得日后欲存取内存220时，可依循该逻辑位置与该实体地址之间的对应关系，顺利的存取到被写入于内存220的该笔数据。该耗损平均程序主要是用来避免内存220的存取过分集中于某些实体地址，以致于该些实体地址所在的内存较其它位于较少被存取的实体地址的内存提早毁损，并使内存 220整体的生命周期(Life Cycle)缩短的现象。该耗损平均程序主要是藉由在上述的逻辑地址转换为实体地址的过程中，平均分担内存220中各实体地址被逻辑地址参照到的频率来实现避免特定实体地址的内存提早毁损的效果。藉由处理器110分担原本由控制器210处理的至少一部分程序，控制器210可运用本身的资源更佳的处理这些变的进步与复杂的程序，而解决了先前技术中这些程序的进步给非挥发性内存模块带来的问题。在本专利技术的一实施例中，如图1所示，非挥发性内存模块200可另包含一壳体201， 内存220及控制器210安装于壳体201内；且非挥发性内存处理系统300可另包含一外壳 101，并使处理器110安装于外壳101内。在本专利技术的一实施例中，内存220在储存单一数据时，可先行将该数据拷贝出多个复制数据，并将该多个复制数据储存于内存220的多个最低有效位页面(Least significant bit page, LSB page)；在稍后存取该笔数据时，处理器110可先行对该多个数据进行一错误校正码修复程序，并根据该多个复制数据中不同数值的出现次数来决定该多个复制数据的正确性。该实施例的做法除了可藉由最低有效位页面较佳的数据保持(Data Retention)特性来确保该些复制数据在稍后被存取时的数据正确性以外，在当该多个数据保存于内存220的过程中发生非预期的数据错误时，藉由检查该多个复制数据中不同数值的出现次数，可决定该多个复制数据的正确性。举例来说，当内存220所储存的数据的数值为二进制0时，所复制的多个数据的数值应亦为二进制0 ；当非预期的数据错误发生并改写一部份复制数据的值为二进制1时，只要比对该多个数据的值，就可以发现数值为二进制0 的复制数据远多于数值为二进制1的复制数据，并可据此判断原始数据的值应为二进制0， 因而确保该原始数据的值被读取时的正确性。请参阅图2，其为根本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：董乃琦，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：