一种半导体结构及其制造方法技术

本发明专利技术提供一种半导体结构的制造方法，包括：提供衬底，并且在衬底上形成伪栅堆叠、附着于所述伪栅堆叠侧壁的侧墙、以及位于伪栅堆叠两侧的源/漏区，其中伪栅堆叠包括伪栅极；在源/漏区表面形成第一接触层；形成覆盖第一接触层的层间介质层；去除伪栅极或伪栅堆叠以形成开口，在开口内填充第一导电材料或者填充栅介质层和第一导电材料，以形成栅堆叠结构；在层间介质层中形成接触孔，接触孔暴露第一接触层或者第一接触层和源/漏区的部分区域；在部分区域表面形成第二接触层；在接触孔中填充第二导电材料，形成接触塞。以及，一种半导体器件。利于降低接触电阻。

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，尤其涉及。
技术介绍
金属氧化物半导体场效应晶体管(Metal-Oxide-kmiconductorField-Effect Transistor, M0SFET)是一种可以广泛应用在数字电路和模拟电路中的晶体管。当MOSFET 的栅介质层由高K介质材料构成时，可以有效地减小栅极漏电流，但是在最初形成高K栅介质层时，高K栅介质层的分子结构可能会稍有缺陷。为了修复该缺陷，需要在较高的温度 (6000C -SOO0C )下对其进行退火。此外，对高K栅介质层进行退火还可以提高晶体管的可靠性。但是，晶体管中的金属硅化物层不能承受对高K介质层进行退火所需的高温，其中， 金属硅化物层在高温下其结构会发生变化，从而导致金属硅化物层电阻率的增加，进而降低晶体管的性能。在现有技术美国专利申请US2007/0141798A1中提出一种可以对高K栅介质层进行退火但又不破坏金属硅化物层的方法，该方法步骤如下在衬底上形成具有牺牲栅极的晶体管；在衬底上沉积第一层间介质层；移除所述牺牲栅极形成栅沟槽；在所述栅沟槽中沉积形成高K介电层；对所述高K介电层进行退火；在所述栅沟槽中沉积第一金属层；在所述第一层间介质层和所述晶体管上沉积第二层间介质层；刻蚀所述第一层间介质层和所述第二层间介质层至源极和漏极分别形成第一接触沟槽和第二接触沟槽；在所述第一接触沟槽和所述第二接触沟槽中沉积第二金属层；对所述第二金属层进行退火，在所述源极和漏极形成金属硅化物层；以及沉积第三金属层填充所述第一接触沟槽和所述第二接触沟槽。由于在对高K介质层进行退火后形成接触层(如金属硅化物层)，所以避免了金属硅化物层在高温下被破坏。但是，上述方法虽然能在对高K栅介质层进行退火时不破坏金属硅化物层，但是该方法的限制是只能在接触沟槽与源/漏区之间形成金属硅化物层，在源/漏区表面覆盖金属硅化物的区域面积有限，由此不能充分地降低该晶体管的源/漏区与金属硅化物层之间的接触电阻。因此，如何降低源/漏区与接触层(如金属硅化物层)之间的接触电阻，就成了亟待解决的问题。
技术实现思路
本专利技术的目的是提供，利于减小源/漏区与接触层 (如金属硅化物层)之间的接触电阻。根据本专利技术的一个方面，提供一种半导体结构的制造方法，该方法包括以下步骤a)提供衬底，并且在所述衬底上形成伪栅堆叠、附着于所述伪栅堆叠侧壁的侧墙、以及位于所述伪栅堆叠两侧的源/漏区，其中所述伪栅堆叠包括伪栅极；b)在所述源/漏区表面形成第一接触层；c)形成覆盖所述第一接触层的层间介质层；d)去除所述伪栅极或所述伪栅堆叠以形成开口，在所述开口内填充第一导电材料或者填充栅介质层和所述第一导电材料，以形成栅堆叠结构；e)在所述层间介质层中形成接触孔，所述接触孔暴露所述第一接触层或者所述第一接触层和所述源/漏区的部分区域；f )在所述部分区域表面形成第二接触层；g)在所述接触孔中填充第二导电材料，形成接触塞。本专利技术另一方面还提出一种半导体结构，该半导体结构包括衬底、源/漏区、栅堆叠结构、层间介质层、接触塞，所述栅堆叠结构形成于所述衬底之上，包括栅介质层以及栅极； 所述源/漏区形成于所述衬底之中，且位于所述栅堆叠结构两侧； 所述层间介质层覆盖所述源/漏区；所述接触塞包括嵌于所述层间介质层中并与所述源/漏区电连接的第二导电材料，其中在所述层间介质层与所述源/漏区之间存在第一接触层；以及在所述接触塞与所述源/漏区之间存在第二接触层。与现有技术相比，本专利技术具有以下优点1)在源/漏区表面形成第一接触层，以及在接触孔暴露的第一接触层或者第一接触层和源/漏区的部分区域表面形成第二接触层，可增加在源/漏区表面覆盖接触层的区域面积，利于减小源/漏区与接触层(如金属硅化物层)之间的接触电阻；2)所述第一接触层在形成所述栅堆叠结构时所需的退火温度下具有热稳定性，可在较高的退火温度(如850°C)下仍能保持较低的电阻，所以在后续工艺中可以采用高温处理， 而不易降低半导体结构的性能；3)所述第一接触层的形成，利于减少管状缺陷(pipingdefect)的产生，进而利于减少半导体结构的短路。附图说明通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显图1为根据本专利技术的半导体结构制造方法的流程图2至图14为根据本专利技术的一个优选实施例按照图1所示流程制造半导体结构的各个阶段的剖面示意图15为沉积不同厚度的Ni层所形成的镍-硅化物在不同温度下的电阻；以及图16为沉积不同厚度的MPt层所形成的镍钼-硅化物在不同温度下的电阻。 附图中相同或相似的附图标记代表相同或相似的部件。具体实施例方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本专利技术提供了各种特定的工艺和材料的例子，但是本领域技术人员可以意识到其他工艺的可应用性和/或其他材料的使用。应当注意，在附图中所图示的部件不一定按比例绘制。本专利技术省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本专利技术。下面，将结合图2至图14对图1中形成半导体结构的方法进行具体地描述。参考图1和图2，在步骤SlOl中，提供衬底100，并且在衬底100上形成伪栅堆叠、 在所述伪栅堆叠侧壁形成侧墙Mo、以及位于所述伪栅堆叠两侧的源/漏区110，其中所述伪栅堆叠包括第一栅介质层210、伪栅极220和覆盖层230。在本实施例中，衬底100包括硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底 100还可以包括其他基本半导体，例如锗。或者，衬底100可以包括化合物半导体(如III-V 族材料)，例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。特别地，可以在衬底100中形成隔离区，例如浅沟槽隔离(STI)结构120，以便电隔离连续的场效应晶体管器件。在形成伪栅堆叠时，首先在衬底100上形成第一栅介质层210，在本实施例中，所述第一栅介质层210的材料可以是氧化硅、氮化硅及其组合形成，在其他实施例中，也可以是高 K 介质，例如，HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La2O3> ZrO2, LaAlO 中的一种或其组合，其厚度可以为2-lOnm ；而后，在所述第一栅介质层210上通过沉积例如 Poly-Si、Poly-SiGed^e0-Jn /或，掺杂或未掺杂的氧化硅及氮化硅、氮氧化硅、碳化硅， 甚至金属形成伪栅极220，其厚度可以为IO-SOnm;最后，在伪栅极220上形成覆盖层230， 例如通过沉积氮化硅、氧化硅、氮氧化硅、碳化硅及其组合形成本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制造方法，该方法包括以下步骤a)提供衬底(100)，并且在所述衬底(100)上形成伪栅堆叠、附着于所述伪栅堆叠侧壁的侧墙040)、以及位于所述伪栅堆叠两侧的源/漏区(110)，其中所述伪栅堆叠包括伪栅极(220)；b)在所述源/漏区(110)表面形成第一接触层(111)；c)形成覆盖所述第一接触层(111)的层间介质层(300)；d)去除所述伪栅极(220)或所述伪栅堆叠以形成开口060)，在所述开口(沈0)内填充第一导电材料(280 )或者填充栅介质层(270 )和所述第一导电材料(280 )，以形成栅堆叠结构；e)在所述层间介质层(300)中形成接触孔(310)，所述接触孔(310)暴露所述第一接触层(111)或者所述第一接触层(111)和所述源/漏区(110)的部分区域；f)在所述部分区域表面形成第二接触层(112)；g)在所述接触孔(310)中填充第二导电材料，形成接触塞(320)。2.根据权利要求1所述的方法，其中所述第一接触层(111)为CoSi2、NiSi或者Ni(Pt) Si2_y中的一种或其组合且其厚度小于 15nm。3.根据权利要求1所述的方法，其中在所述步骤b)中，形成第一接触层(111)的步骤包括，在暴露的所述源/漏区(110)表面形成第一金属层050)，所述第一金属层(250)的材料包括Co、Ni、NiPt中的一种或者组合；执行第一退火操作，使所述第一金属层(250)与暴露的所述源/漏区(110)表面反应；去除未反应的所述第一金属层050)。4.根据权利要求3所述的方法，其中如果所述第一金属层O50)的材料为Co，则Co的厚度小于7nm ；如果所述第一金属层O50)的材料为Ni，则Ni的厚度小于4nm;以及如果所述第一金属层O50)的材料为NiPt，则NiPt的厚度小于3nm。5.根据权利要求3所述的方法，其中如果所述第一金属层O50)的材料为NiPtJU NiPt中Pt的含量小于5%。6.根据权利要求2所述的方法，其中所述第一接触层(111)的厚度小于6nm。7.根据权利要求1所述的方法，其中，在所述步骤d)和所述步骤e)之间还执行步骤 i)，该步骤i)包括i)形成覆盖所述栅堆叠结构和所述层间介质层(300)的顶层000)，所述顶层000) 材料与所述层间介质层(300)材料不同；此时，在步骤e)中，形成接触孔(310)时，在所述栅堆叠结构上保留有所述顶层000)。8.根据权利要求1所述的方法，其中，所述第二接触层(11 包括NiSi或者Ni(Pt) Si2_y中的一种。9.根据权利...

【专利技术属性】
技术研发人员：尹海洲，罗军，朱慧珑，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：