ESD钳包括第一电源节点；与所述第一电源节点连接且被设置成检测ESD事件的ESD检测电路；与所述第一电源节点连接且被设置为输出第二电源电压给第二电源节点的偏置电路。第二电源电压比所述第一电源节点上的第一电源电压低。将ESD检测电路设置为激活偏置电路以改变响应ESD事件的工作状态。所述ESD钳还包括与所述第二电源节点连接的LVESD钳，其中所述LV?ESD钳包括具有比所述第一电源电压低的最大耐电压的LV器件。
【技术实现步骤摘要】
本专利技术涉及一种静电放电(ESD)钳。
技术介绍
静电放电(ESD)是集成电路制造和使用中已知的问题。一般晶体管具有可被静电放电损坏的薄氧化物和绝缘层，因此需要特别的护理以保护集成电路免受由ESD引起的损坏。在高电压(HV)应用如使用发光器件(LED)和液晶显示(IXD)器件的应用中也需要ESD保护电路。EDS保护电路可包括连接在HV电源节点和电接地之间的ESD动力钳。可使用被ESD瞬变电分解以传导ESD电流的RC-HVMOS晶体管或级联双极结型晶体管(BJT)来实施传统的ESD动力钳。但是传统的ESD动力钳具有缺点。例如RC-HVMOS器件需要大的晶片面积。动力钳中的BJTs具有非弹性设计窗口，用于ESD保护的触发电压受到级联BJTs 的数量的限制。
技术实现思路
针对现有技术中的问题，本专利技术提供了一种静电放电(ESD)钳包括第一电源节点；与所述第一电源节点连接且被设置成检测ESD事件的ESD检测电路；与所述第一电源节点连接且被设置为输出第二电源电压到第二电源节点的偏置电路，所述第二电源电压比所述第一电源节点上的第一电源电压低，其中所述ESD检测电路设置为激活所述偏置电路以改变响应ESD事件的工作状态；以及与所述第二电源节点连接的低电压(LV)ESD钳，其中所述LV ESD钳包括LV器件，所述LV器件具有比所述第一电源电压低的最大耐电压。根据本专利技术所述的ESD钳还包括VSS节点，其中所述ESD检测电路和所述偏置电路的每一个都连接在所述第一电源节点和所述VSS节点之间，其中所述LV ESD钳连接在所述第二电源节点和所述VSS节点之间。根据本专利技术所述的ESD钳，其中所述ESD检测电路包括连接在所述第一电源节点和VSS节点之间的第一电阻器；连接在所述第一电阻器和所述VSS节点之间的第一电容器； 连接在所述第一电源节点和所述VSS节点之间的第二电容器；以及连接在所述第二电容器和所述VSS节点之间的第二电阻器。根据本专利技术所述的ESD钳，其中所述偏置电路包括第一 PMOS晶体管，所述第一 PMOS晶体管包括与所述第一电阻器和所述第一电容器之间的节点连接的栅极；第二 PMOS 晶体管，第二 PMOS晶体管包括与所述第二电阻器和所述第二电容器之间的节点连接的栅极，其中所述第一 PMOS晶体管和所述第二 PMOS晶体管的源极到漏极的线路串联连接；以及二极管，所述二极管与所述第一 PMOS晶体管和所述第二 PMOS晶体管的源极到漏极线路串联连接。根据本专利技术所述的ESD钳还包括NM0S晶体管，所述NMOS晶体管包括与所述第一电源节点连接的漏极，与所述第一 PMOS晶体管和所述第二 PMOS晶体管的所述源极到漏极线路之间的节点连接的栅极，以及与所述第二电源节点连接的源极；连接在所述第一电源节点和所述NMOS晶体管的栅极之间的第三电阻器；以及连接在所述第二电源节点和所述 VSS节点之间的第三电容器。根据本专利技术一种静电放电(ESD)钳包括第一电源节点；连接在所述第一电源节点和电接地之间ESD检测电路，其中所述ESD检测电路设置为检测所述ESD钳的节点上的 ESD瞬变；连接在所述第一电源节点和所述电接地之间的偏置电路，其中将偏置电路设置成接收来自所述ESD检测电路的信号，然后输出响应所述信号的电压，所述电压施加给第二电源节点，其中所述偏置电路包括高电压(HV)器件；以及低电压(LV)ESD钳包括与所述第二电源节点连接的第一端，和与所述电接地连接的第二端，其中所述LV ESD钳包括LV器件，所述LV器件具有比所述HV器件的最大耐电压低的最大耐电压。根据本专利技术所述的ESD钳，其中所述偏置电路输出的电压比所述第一电源节点上的电压低，其中所述偏置电路设置成相应于所述第一电源节点上的电压变化保持电压基本稳定，在所述ESD钳的任何节点上都没有ESD瞬变发生。根据本专利技术所述的ESD钳，其中所述LV ESD钳中的所述LV器件的最大耐电压低于所述第一电源节点上的电压。根据本专利技术所述的ESD钳，其中所述ESD检测电路包括连接在所述第一电源节点和所述电接地之间的第一电阻器；连接在所述第一电阻器和所述电接地之间的第一电容器；连接在所述第一电源节点和所述电接地之间的第二电容器；以及连接在所述第二电容器和所述电接地之间的第二电阻器。根据本专利技术所述的ESD钳，其中所述偏置电路包括第一 PMOS晶体管，所述第一 PMOS晶体管包括与所述第一电阻器和所述第一电容器之间的节点连接的栅极；第二 PMOS 晶体管，所述第二 PMOS晶体管包括与所述第二电阻器和所述第二电容器之间的节点连接的栅极，其中所述第一 PMOS晶体管和所述第二 PMOS晶体管的源极到漏极的线路串联连接； 以及二极管，所述二极管与所述第一 PMOS晶体管和所述第二 PMOS晶体管的所述源极到漏极的线路串联连接。根据本专利技术所述的ESD钳还包括NM0S晶体管，所述NMOS晶体管包括与所述第一电源节点连接的漏极，与所述第一 PMOS晶体管和所述第二 PMOS晶体管的所述源极到漏极的线路之间的节点连接的栅极，以及与所述第二电源节点连接的源极；连接在所述第一电源节点和所述NMOS晶体管的栅极之间的第三晶体管；以及连接在所述第二电源节点和所述电接地之间的第三电容器。根据本专利技术所述的一种静电放电(ESD)钳包括电源节点；电接地；ESD检测电路，该ESD检测电路包括连接在所述电源节点和所述电接地之间的第一电阻器，连接在所述第一电阻器和所述电接地之间的第一电容器，连接在所述电源节点和所述电接地之间的第二电容器，以及连接在所述第二电容器和所述电接地之间的第二电阻器；偏置电路，该偏置电路包括与所述第一电阻器和所述第一电容器之间的节点连接的第一输入端，与所述第二电阻器和所述第二电容器之间的节点连接的第二输入端，以及输出端；以及连接在所述偏置电路的输出端和所述电接地之间的低电压(LV)ESD钳。根据本专利技术所述的ESD钳，其中所述LV ESD钳包括LV器件，所述LV器件具有比所述电源节点上的电压低的最大耐电压。根据本专利技术所述的ESD钳，其中所述偏置电路包括第一 PMOS晶体管，所述第一PMOS晶体管包括与所述偏置电路的所述第一输入端连接的栅极；第二 PMOS晶体管，所述第二 PMOS晶体管包括与所述偏置电路的所述第二输入端连接的栅极，其中所述第一 PMOS晶体管和所述第二 PMOS晶体管的源极到漏极的线路串联连接；二极管，所述二极管与所述第一 PMOS晶体管和所述第二 PMOS晶体管的所述源极到漏极线路串联连接；以及NMOS晶体管，所述NMOS晶体管包括与所述电源节点连接的漏极，与所述第一PMOS晶体管和所述第二 PMOS晶体管的漏极连接的栅极，以及与所述偏置电路的所述输出端连接的源极。根据本专利技术所述的ESD钳，其中所述偏置电路还包括连接在所述电源节点和所述NMOS晶体管的栅极之间的第三电阻器；以及连接在所述偏置电路的输出端和所述电接地之间的第三电容器。根据本专利技术所述的ESD钳，其中所述第一 PMOS晶体管和所述第二 PMOS晶体管以及所述NMOS晶体管为高电压晶体管。附图说明为了更好地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考， 其中图1示出了根据实施例的高电压(HV)静电放电(ESD)动力钳的本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：朱芳村，陈国基，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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