通过低温处理形成的UMOS半导体器件制造技术

本发明专利技术描述了一种通过低温处理形成的UMOS(U形沟槽MOSFET)半导体器件。该UMOS结构的源区可在用于产生沟槽的蚀刻处理之前形成，这允许通过提前产生栅极氧化层氧化来将低温材料结合在所述半导体器件中。因此，可消除通常在沟槽蚀刻后被执行的源极推进和活化处理。所得UMOS结构包含具有包括低温介电材料的栅极绝缘层和包括低温导电材料的栅极导体这二者的沟槽结构。在沟槽蚀刻之前形成所述源区可减小由高温处理所导致的问题，并可减少自动掺杂，改善阈值电压控制，减少空穴生成，并能够掺入不能耐受高温处理的诸如硅化物的材料。还描述了其它实施方式。

【技术实现步骤摘要】

本申请总体上涉及半导体器件及这种器件的制造方法。更具体地，本申请描述了利用低温处理形成的UMOS半导体器件。
技术介绍
包含集成电路(IC)的半导体器件或分离器件被用在包含电路板的多种电子装置中。IC器件(或芯片，或分离器件)包括在半导体材料基板表面制造的微型化的电子电路。 该电路由许多层叠层构成，该层叠层包括包含能够被扩散进基板(被称作扩散层)的掺杂剂或被注入进基板(注入层)的离子的层。其它层为导体(多晶硅或金属层)或导电层之间的连接部(过孔或接触层)。IC器件或分离器件可以以使用多个步骤的组合的逐层处理来制造，该多个步骤包括生长层、成像、沉积、蚀刻、掺杂及清洗。硅晶片通常被用作基板，并且光刻法被用于标记待被掺杂的不同区域或用于沉积并限定多晶硅、绝缘体或金属层。一种半导体器件，金属氧化硅场效应晶体管(MOSFET)器件，可被广泛用在包括汽车用电子设备、盘驱动器及电源的大量电子装置中。通常，这些器件用作开关，并且它们被用于将电源连接至负载。一些MOSFET器件可被形成在基板中所制造的沟槽中。使沟槽结构有吸引力的一个特性就是电流垂直地流过MOSFET的沟道。这样允许比电流水平流过沟道随后垂直通过漏极的其它MOSFET具有更高的单位(cell)和/或电流沟道密度。更大的单位和/或电流沟道密度通常意味着基板的每单位面积可制造更多的MOSFET和/或电流沟道，从而提高了包含沟槽MOSFET的半导体器件的电流密度。
技术实现思路
本专利技术描述了已经使用低温处理形成的UM0S(U形沟槽M0SFET)半导体器件。可在被用于产生沟槽的蚀刻处理之前形成UMOS结构的源区，这允许通过提前产生栅极氧化层氧化来将低温材料结合在半导体器件中。因此，可取消在沟槽蚀刻后通常被执行的源极推进(source drive-in)和活化处理。所得的UMOS结构包含具有包括低温介电材料的栅极绝缘层和包括低温导电材料的栅极导体这二者的沟槽结构。在沟槽蚀刻之前形成源区可减小高温处理所导致的问题，并且可减小自动掺杂，改善阈值电压控制，减少空穴生成，并能够掺入不能耐受高温处理的诸如硅化物的材料。附图说明根据附图可更好理解下面的描述，其中图1示出了 UMOS半导体器件的一些实施方式；图2图示了用于制造包含外延层的半导体结构的方法的一些实施方式；图3示出了用于制造具有在沟槽中形成的栅极结构的半导体结构的方法的一些实施方式；图4图示了用于制造具有源极层和漏极层的半导体结构的方法的一些实施方式；图5图示了用于制造包含外延层的半导体结构的方法的其它实施方式；图6图示了用于制造包含外延层的半导体结构的方法的其它实施方式；图7图示了用于制造包含外延层的半导体结构的方法的其它实施方式；图8图示了用于制造包含外延层的半导体结构的方法的其它实施方式；图9图示了用于制造包含外延层的半导体结构的方法的其它实施方式；图10图示了用于制造包含外延层的半导体结构的方法的其它实施方式；图11图示了用于制造包含外延层的半导体结构的方法的其它实施方式；图12示出了用于制造具有在沟槽中形成的栅极结构的半导体结构的方法的其它实施方式；并且图13示出了用于制造具有在沟槽和阱区中的栅极结构的半导体结构的方法的其它实施方式。附图示出了半导体器件的特定方面及制造这种器件的方法。附图与下面的描述一起示出并解释了方法的原理及通过这些方法所制造的结构。在附图中，为了清楚，层和区的厚度被放大。还应理解的是，当层、组件或基板被称作在另一层、组件或基板“之上”时，其可直接在该另一层、组件或基板之上，或者也可以存在插入层。在不同附图中，相同的参考标号表示相同的元件，因此，将不对它们进行重复描述。具体实施例方式为了提供透彻的理解，下面的描述提供了详尽的细节。然而，本领域技术人员应该理解，不采用这些详尽细节，半导体器件及制造和使用这些器件的相关方法也可被实现并被使用。当然，半导体器件及相关方法可通过修改示出的器件而被应用于实践，并且可与在工业中被通常使用的任意其它装置和技术结合使用。例如，尽管描述涉及UMOS (U形沟槽M0SFET)半导体器件，但是其可以针对诸如静电感应晶体管(SIT)、静电感应闸流管 (SITh)、JFET、静电感应器件及LDMOS器件的在沟槽中形成的其它半导体器件来进行修改。图1 图13中示出了半导体器件的一些实施方式及这些器件的制造方法。图1 示出了已利用低温处理形成的UMOS (U形沟槽M0SFET)结构。UMOS结构10包含被连接至漏极15的漏极金属层20。UMOS结构10还包含重掺杂有η型掺杂剂的基板25。外延层30 在基板25上形成，并且轻掺杂有η型掺杂剂。在外延层30中形成了沟槽，并且包含具有栅极绝缘体35的导电栅极40的栅极结构被形成在沟槽中，并被连接至栅极45。在外延层的上部形成了重掺杂P型阱区50。在外延层上表面附近形成了重掺杂的η型源区55。源极金属层60被形成在结构的上表面上，并被连接至源极65。在UMOS结构10中，如下所述，在形成沟槽和栅极结构之前，已经形成了源区和可选的阱区。如图2所示，在某些实施方式中，制造这些UMOS结构的方法开始于首先设置半导体基板105时。本专利技术中可使用现有技术中已知的任何基板。合适的基板包括硅晶片、外延Si层、诸如在绝缘体上硅(SOI)技术中被使用的键合晶片、和/或非晶硅层，可以对所有基板都进行掺杂或不掺杂。而且，可使用包括Ge、SiGe, SiC、GaN, GaAs, InxGayAsz, AlxGay, Asz的用于电子器件的任意其它半导体材料和/或诸如III-V或II-VI及它们的变体的任意纯净或化合半导体。在某些实施方式中，基板105可被重掺杂有任意η型掺杂剂。基板105可包含位于基板105上表面的一个或多个外延(“印i”)Si层。在图2所示的实施方式中，外延层包括第一外延层110、第二外延层120及第三外延层130。第一外延层110可使用现有技术中的已知的任意工艺(包括任意已知的外延沉积工艺)来设置。 外延层110可使用现有技术中已知的任意工艺被轻掺杂有η型掺杂剂。第二外延层120将被用于形成UMOS器件中的阱区。第二外延层120可使用现有技术中已知的任意工艺(包括使用从约900°C至约1000°C范围的温度的已知任意外延沉积工艺)来设置。第二外延层120可使用现有技术中已知的任意工艺来被重掺杂有ρ型掺杂剂。 在某些结构中，第二外延层120可被原位掺杂(in-situ doped)，同时被沉积到从约1 X IO17 原子/cm3至约3X IO17原子/cm3范围的掺杂剂浓度。在其它结构中，第二外延层120可使用B原子被掺杂到约2 X IO17原子/cm3的浓度。第三外延层130将被用于形成UMOS器件中的源区。第三外延层130可使用现有技术中已知的任意工艺(包括在从约900°C至约1000°C范围的温度的已知任意外延沉积工艺)来设置。第三外延层130可使用现有技术中已知的任意工艺来被重掺杂有η型掺杂剂。在某些结构中，第三外延层130可被原位掺杂，同时被沉积到从约7Χ IOw原子/cm3至约2 X IO19原子/cm3范围的掺杂剂浓度。在其它结构中，第三外延层130可使用P原子被掺杂到约IXlO2tl原子/cm3的浓度。本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：罗伯特·J·普泰尔，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：