一种信号时序的测试方法及装置制造方法及图纸

本发明专利技术实施例提供了一种信号时序的测试方法及装置，涉及测试技术领域。本发明专利技术若对待测试信号进行上升沿采样，则当待测试信号处于上升沿时控制模块控制输出高电平，使能模块输出预定信号；当时钟信号处于上升沿时控制模块控制输出低电平，使能模块停止输出；若对待测试信号进行下降沿采样，则当待测试信号处于上升沿时控制模块控制输出高电平，使能模块输出预定信号；当时钟信号处于下降沿时控制模块控制输出低电平，使能模块停止输出。统计使能模块连续输出的预定信号的上升沿的个数，并根据统计的上升沿的个数确定待测试信号时序的建立时间和保持时间。实现了信号时序的自动测试，准确度高，提高了信号时序测试的工作效率，降低了硬件开发成本。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及测试
，尤其涉及一种信号时序的测试方法及装置。
技术介绍
合适的信号时序是保证硬件正常工作的前提条件，如果信号时序不满足器件要求，必定导致硬件工作异常，信号时序中建立时间和保持时间是信号时序测试的重要参数。 如图9所示，对于使用时钟上升沿采样的器件来说，从被测信号的有效电平起始点到时钟信号上升沿之间的时间就是被测信号的建立时间；从时钟信号的上升沿到被测信号有效电平截止点之间的时间就是保持时间。目前，信号时序的测试方法通常使用示波器的两个通道同时测试被测信号和时钟信号，测量被测信号与时钟信号的相位差，进而得到信号的建立时间和保持时间。但通过示波器测试工作量大，测试时间较长，特别在一些特殊环境下例如高温测试时，使用示波器手工测试信号时序非常困难且不准确，从而导致硬件开发效率低以及信号时序测试无法进行等问题。
技术实现思路
本专利技术实施例所述的一种信号时序测试方法及装置，无需示波器，实现了信号时序的自动测试，准确度高，从而提供了信号时序测试的工作效率，降低了硬件开发成本。本专利技术实施例提供了一种信号时序的测试方法，包括若对待测试信号进行上升沿采样，则当待测试信号处于上升沿时，控制模块控制输出高电平；当时钟信号处于上升沿时，控制模块控制输出低电平；或者，若对待测试信号进行下降沿采样，则当待测试信号处于上升沿时，控制模块控制输出高电平；当时钟信号处于下降沿时，控制模块控制输出低电平；当控制模块输出高电平时，使能模块输出预定信号；当控制模块输出低电平时，停止对所述预定信号的输出；所述预定信号的频率为所述时钟信号的N倍，N为正整数；统计使能模块连续输出的预定信号的上升沿的个数，并根据统计的所述预定信号的上升沿的个数确定待测试信号时序的建立时间和保持时间。本专利技术实施例提供了一种信号时序的测试装置，包括控制模块，用于若对待测试信号进行上升沿采样，则当待测试信号处于上升沿时， 控制输出高电平；当时钟信号处于上升沿时，控制输出低电平；或者，用于若对待测试信号进行下降沿采样，则当待测试信号处于上升沿时，控制输出高电平；当时钟信号处于下降沿时，控制输出低电平；使能模块，用于当控制模块输出高电平时，使能模块输出预定信号；当控制模块输出低电平时，停止所述预定信号的输出；所述预定信号的频率为所述时钟信号的N倍，N为正整数；时序获取模块，用于统计使能模块连续输出的预定信号的上升沿的个数，并根据统计的所述预定信号的上升沿的个数确定待测试信号时序的建立时间和保持时间。本专利技术实施例通过控制模块、缓存模块和时序获取模块实现了信号时序的自动测试，准确度高，从而提高了信号时序测试的工作效率，降低了硬件开发成本。附图说明图1为本专利技术实施例提供的一种信号时序的测试方法的流程示意图；图2为本专利技术实施例提供的一种信号时序的测试装置的结构示意图；图3为本专利技术实施例提供的一种信号时序的测试装置中控制模块21的电路结构示意图；图4为本专利技术实施例提供的一种信号时序的测试装置中控制模块21的又一电路结构示意图；图5为本专利技术实施例提供的一种信号时序的测试装置中通过时钟信号获得缓存模块22输入信号的锁相环倍频电路结构示意图；图6为本专利技术实施例提供的一种信号时序的测试装置中计数子模块231的电路结构示意图；图7为本专利技术实施例提供的一种信号时序的测试装置中计数子模块231的锁存电路和并串转换电路结构示意图；图8为本专利技术实施例提供的时钟信号CLK、缓存模块将输入的信号Hclk、测试信号 dataO、Q0^Q1, Q2 和 Q3 的波形图；图9为现有技术中当采用上升沿采样时信号时序的建立时间和保持时间示意图。 具体实施例方式本专利技术实施例提供了一种信号时序的测试方法，如图1所示，包括11、若对待测试信号进行上升沿采样，则当待测试信号处于上升沿时，控制模块控制输出高电平；当时钟信号处于上升沿时，控制模块控制输出低电平；或者，若对待测试信号进行下降沿采样，则当待测试信号处于上升沿时，控制模块控制输出高电平；当时钟信号处于下降沿时，控制模块控制输出低电平。12、当控制模块输出高电平时，使能模块输出预定信号；当控制模块输出低电平时，停止对所述预定信号的输出；所述预定信号的频率为所述时钟信号的N倍，N为正整数。具体地，预定信号是时钟信号通过锁相环倍频电路获得的。上述步骤11和12具体实现的操作为，当对待测试信号进行上升沿采样时，实现在待测试信号处于上升沿到时钟信号处于上升沿期间使能模块输出预定信号；当对待测试信号进行下降沿采样时，实现在待测试信号处于上升沿到时钟信号处于下降沿期间使能模块输出预定信号。13、统计使能模块连续输出的预定信号的上升沿的个数，并根据统计的所述预定信号的上升沿的个数确定待测试信号时序的建立时间和保持时间。进一步，若统计使能模块连续输出的预定信号的上升沿的个数为m，且所述时钟信JflJfi号的周期为1UI，则待测试信号的建立时间为，保持时间为(I-Tf)W。本专利技术实施例提供了一种信号时序的测试装置，如图2所示，包括控制模块21，用于若对待测试信号进行上升沿采样，则当待测试信号处于上升沿时，控制输出高电平；当时钟信号处于上升沿时，控制输出低电平；或者，用于若对待测试信号进行下降沿采样，则当待测试信号处于上升沿时，控制输出高电平；当时钟信号处于下降沿时，控制输出低电平。进一步，若对待测试信号进行上升沿采样，则控制模块21如图3所示，包括单稳态触发器和D触发器，所述单稳态触发器的B端口输入时钟信号CLK，R和C端口输入电源电压VCC，A端口接地GND，。端口与D触发器的CLR端口相连；所述测试信号从D触发器的CI 端口输入，D触发器的D端口与SET端口输入电源电压，D触发器的Q端口为所述控制模块的输出端。具体当D触发器的CLR端口为高电平时，D触发器的Q端口输出的是Cl端口输入的待测试信号，而当D触发器的CLR端口为低电平(只有单稳态触发器的B端口输入的时钟信号出现上升沿，单稳态触发器的。端口才输出低电平，即D触发器的CLR端口为低电平)时，无论D触发器的Cl端口输入的待测试信号是高电平还是低电平，D触发器的Q端口始终输出低电平。因此只有当D触发器的Q端口输出的是Cl端口输入的待测试信号且该待测试信号为高电平时，D触发器的Q端口才能输出高电平。故只有在待测试信号出现上升沿到时钟信号处于上升沿期间控制模块的输出端才会输出高电平，从而实现对使能模块22的触发。若对待测试信号进行下降沿采样，则控制模块21如图4所示，包括反相器、单稳态触发器和D触发器，反相器的输入端与时钟信号CLK相连，输出端与单稳态触发器的B端口相连，R和C端口输入电源电压VCC，A端口接地GND，。端口与D触发器的CLR端口相连；所述测试信号从D触发器的CI端口输入，D触发器的D端口与SET端口输入电源电压，D触发器的Q端口为所述控制模块的输出端。具体当D触发器的CLR端口为高电平时，D触发器的Q端口输出的是Cl端口输入的待测试信号，而当D触发器的CLR端口为低电平(只有反相器输入的时钟信号处于下降沿，单稳态触发器的B端口输入的信号出现上升沿，单稳态触发器的。端口才输出低电平，即D触发器的CLR端口为低电平)时，无论D触发器的Cl 端口输入的待测试信号是高电平还是低电平，D触发器的本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：豆全亮，王有，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：