MOS晶体管及其栅介电层的制作方法技术

一种MOS晶体管栅介电层的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有伪栅介电层与介电保护层，介电保护层中形成有栅极开口，栅极开口使得伪栅介电层露出；在所述介电保护层上与栅极开口内形成牺牲层，所述牺牲层保形覆盖栅极开口；各向异性刻蚀所述牺牲层，仅保留栅极开口垂直侧壁上的牺牲层；在所述介电保护层上与栅极开口内形成高K介电材料，所述高K介电材料保形覆盖所述栅极开口；对所述半导体衬底进行退火处理，使得栅极开口垂直侧壁上的牺牲层与高K介电材料反应形成混合介电层，所述混合介电层具有小于高K介电材料的介电常数。本发明专利技术的制作方法在不破坏金属栅极底部高K栅介电层的同时，降低了栅极寄生电容。

【技术实现步骤摘要】

本专利技术涉及半导体
，更具体地，本专利技术涉及MOS晶体管及其栅介电层的制作方法。
技术介绍
随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小。在MOS 晶体管特征尺寸不断缩小情况下，为了降低MOS晶体管栅极的寄生电容，提高器件速度，高 K栅介电层与金属栅极(High K Metal Gate, HKMG)的栅极叠层结构被引入到MOS晶体管中。为避免金属栅极的栅极金属材料对晶体管其他结构的影响，所述金属栅极与高K 栅介电层的栅极叠层结构通常采用栅极替代(!^placement gate)工艺制作。在该工艺中， 在源漏区注入前，在待形成的栅电极位置首先形成由多晶硅构成的伪栅极，所述伪栅极用于自对准形成源漏区等工艺处理。而在形成源漏区之后，会移除所述伪栅极并在伪栅极的位置形成栅极开口，之后，再在所述栅极开口中依次填充高K栅介电层与金属栅极。由于金属栅极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了栅极金属材料不适于进行高温处理的问题。然而，采用上述栅极替代工艺制作MOS晶体管仍存在着挑战。随着栅极长度的进一步缩小，这种问题更加严重。在该工艺形成的栅极堆叠结构中，所述栅极开口的垂直侧壁上同样覆盖有高K栅介电层，这导致源漏区与金属栅极间的寄生电容增加。而金属栅极不必要的寄生电容增加会影响器件开关速度。为解决所述金属栅极寄生电容较大的问题，美国专利US6864145公开了一种通过在栅极开口垂直侧壁的栅介电层注入硅离子来降低所述栅介电层介电常数的方法。然而， 所述硅离子不仅注入在栅极开口垂直侧壁的高K栅介电层中，还会同时注入到栅极开口底部的高K栅介电层中，这会破坏栅极开口底部高K栅介电层的介电性能，进而影响器件性能。美国专利US7148099则公开了另一种降低栅介电层介电常数的方法。在该方法中，需要预先在栅极开口中填满多晶硅或栅极金属材料，之后再以一定的角度注入硅离子，由于栅极开口中有多晶硅或栅极金属材料作阻挡，栅极开口底部栅介电层的介电性能不受注入影响。然而，所述多晶硅或栅极金属材料同时还阻挡硅离子注入到栅极开口垂直侧壁的高 K栅介电层中，使得该位置的高K栅介电层仅有部分区域的介电常数得以降低，栅极寄生电容仍难以有效减小。
技术实现思路
本专利技术解决的问题是提供一种MOS晶体管及其栅介电层的制作方法，在不破坏金属栅极底部高K栅介电层的同时，降低了金属栅极的寄生电容，提高了器件性能。为解决上述问题，本专利技术提供了一种MOS晶体管栅介电层的制作方法，包括提供半导体衬底，所述半导体衬底上形成有伪栅介电层与介电保护层，所述介电保护层中形成有栅极开口，所述栅极开口使得伪栅介电层露出；在所述介电保护层上与栅极开口内形成牺牲层，所述牺牲层保形覆盖栅极开口 ；各向异性刻蚀所述牺牲层，仅保留栅极开口垂直侧壁上的牺牲层；在所述介电保护层上与栅极开口内形成高K介电材料，所述高K介电材料保形覆盖所述栅极开口；对所述半导体衬底进行退火处理，使得栅极开口垂直侧壁上的牺牲层与高K介电材料反应形成混合介电层，所述混合介电层具有小于高K介电材料的介电常数。与现有技术相比，本专利技术具有以下优点1.利用牺牲层与高K介电材料间的化学反应，在金属栅极的两侧形成具有较低介电常数的混合介电层，所述牺牲层的形状可以准确控制，从而避免了离子注入方式形成混合介电层的不稳定性；2.所述低介电常数的混合介电层有效降低了 MOS晶体管的栅极寄生电容。 附图说明图1是本专利技术MOS晶体管栅介电层的制作方法的流程示意图。图2至图7是本专利技术MOS晶体管栅介电层的制作方法各制作阶段的剖面示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。正如
技术介绍
部分所述，现有技术的高K栅介电层制作方法中，为了降低栅极开口垂直侧壁栅介电层的介电常数，需要在所述栅介电层中注入硅离子。然而，所述硅离子的注入可能会降低栅极开口底部栅介电层的介电性能，或是由于栅极开口填充材料的阻挡而使得栅极开口垂直侧壁仅有部分高K栅介电层的介电常数能够被降低。针对上述问题，本专利技术的专利技术人提供了一种MOS晶体管栅介电层的制作方法。在该方法中，在向栅极开口填充高K介电材料前，需要在栅极开口的垂直侧壁上形成牺牲层， 并在保形填充高K介电材料之后，对所述半导体衬底进行退火处理，所述退火处理使得牺牲层与高K介电材料发生反应，形成具有较低介电常数的混合介电层，从而有效减小了金属栅极两侧的寄生电容。参考图1，示出了本专利技术MOS晶体管栅介电层的制作方法的流程，包括执行步骤S102，提供半导体衬底，所述半导体衬底上形成有伪栅介电层与介电保护层，所述介电保护层中形成有栅极开口，所述栅极开口使得伪栅介电层露出；执行步骤S104，在所述介电保护层上与栅极开口内形成牺牲层，所述牺牲层保形覆盖栅极开口；执行步骤S106，各向异性刻蚀所述牺牲层，仅保留栅极开口垂直侧壁上的牺牲层；执行步骤S108，在所述介电保护层上与栅极开口内形成高K介电材料，所述高K介电材料保形覆盖所述栅极开口；执行步骤S110，对所述半导体衬底进行退火处理，使得栅极开口垂直侧壁上的牺牲层与高K介电材料反应形成混合介电层，所述混合介电层具有小于高K介电材料的介电常数。在具体实施例中，所述牺牲层可以采用硅、锗、硅锗等半导体材料或碳，而所述高K 介电材料包括 HfO2、HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La2O3> ZrO2 或 LaAlO 等，所述混合介电层由牺牲层与高K介电材料反应而成，相应的，所述混合介电层包括HfxSiy0z、 HfxSiyOzH,HfuTixSiyOz,HfuTaxSiyOz,HfuZrxSiyOz, SixAlyOz,HfxGeyOz 或 HfuSixGeyOz 等。以所述牺牲层为Si、高K介电材料为HfO2为例，所述Si与HfO2反应后生成混合介电层HfxSiyOz， 而所述HfxSiyOz的介电常数显著低于HfO2的介电常数。上述步骤完成后，所述栅极开口内的介电层包括栅极开口底部的高K介电材料 (即高K栅介电层)以及栅极开口垂直侧壁上的混合介电层。之后，还需要继续在所述栅极开口中填充栅极金属材料，以形成金属栅极。接下来，结合具体的实施例，对本专利技术MOS晶体管栅介电层的制作方法进行进一步的说明。图2至图7是本专利技术MOS晶体管栅介电层的制作方法各制作阶段的剖面示意图。如图2所示，提供半导体衬底201，所述半导体衬底201上依次形成有伪栅介电层 202与介电保护层203，所述伪栅介电层202覆盖半导体衬底201表面。所述介电保护层 203中还形成有栅极开口 207，所述栅极开口 207使得其底部的伪栅介电层202表面露出。 可选的，所述栅极开口 207两侧的介电保护层203中还形成有间隙壁205，所述间隙壁205 可以采用氮化硅。如图3所示，在所述介电保护层203上与栅极开口 207内形成牺牲层209，所述牺牲层209保形覆盖所述栅极开口 2本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：三重野文健，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：