本发明专利技术公开了一种离子注入调整隔离氧化物应力的浅沟槽隔离结构制备方法，其中，包括以下步骤：步骤a、于一半导体衬底上形成一层保护层；步骤b、于所述半导体衬底及保护层上形成用于隔离PMOS有源区和NMOS有源区的沟槽；步骤c、于所述沟槽内形成填充材料层，使所述沟槽为所述填充材料层充满，形成浅沟槽隔离结构；步骤d、去除所述保护层表面多余的填充材料。本发明专利技术的有益效果是：对采用HARP工艺做浅槽隔离的器件，对PMOS周围的隔离氧化物采用离子注入调整应力从受拉变为受压，从而使PMOS沟道区域应力状态改变，性能提高，工艺简单可行，有效克服选择性浅槽填充的工艺复杂性。
【技术实现步骤摘要】
本专利技术涉及一种浅沟槽隔离结构的制备方法，尤其是一种用于半导体制造领域的。
技术介绍
亚常压化学汽相淀积(SA-CAD)和高浓度等离子体化学汽相淀积(HDP-CVD)工艺已广泛地用于半导体产业中，应用之一就是浅沟槽隔离(Shallow Trench Isolation, STI)，即用高质量二氧化硅(Si02)来隔离有源区(Active Areas, AA) 对小于90nm的技术节点，这两种CVD技术表现出一些差异，但SA-CVD所具有的填充能力强、Si02膜应力可调及不存在对底层材料造成损坏等方面的优点使其成为70nm节点以下半导体器件的优选 STI填充方案。由于未来技术节点的降低而不断提高STI纵宽比，所以HDP-CVD Si02工艺的发展空间越来越小，人们开始采用SA-CVD工艺，即在540°C温度下的03/TE0S化学组分的高深宽比工艺(HARP)。在STI应用中，采用HARP取代HDP的主要优点是能够保持优良的 STI填充能力并可拓展到45nm技术节点和更低的节点上。HARP填充的STI具有拉伸应力， 该拉伸应力将会缓冲NMOS源漏极掺杂所引起的压缩应力，从而减小NMOS导电沟道和源漏极的缺陷，大大提高NMOS的性能。但该STI的拉伸应力会与PMOS源漏极掺杂所引起的向 PMOS中部拉伸的拉伸应力产生竞争，导致拉伸应力较大的STI将PMOS向两侧拉伸，从而造成PMOS内部缺陷增多，如此将降低PMOS的性能。中国专利可提高半导体器件性能的沟槽隔离结构制作方法(CN200710047357. 5) 公开了一种提出一种通过HDPCVD和HARP的混合型空隙填充方案，分别运用与NMOS和 PM0S，从而一起提高器件的性能。但是此种工艺需要两次化学机械研磨，两次空隙填充，非常复杂，成品率低。
技术实现思路
针对上述存在的问题，本专利技术提供一种，以简单的工艺达到调整STI应力的技术效果，从而起到改善器件性能的目的。本专利技术实现其技术目的所采用的技术手段为一种，其中，包括以下步骤步骤a、于一半导体衬底上形成一层保护层；步骤b、于所述半导体衬底及保护层上形成用于隔离PMOS有源区和NMOS有源区的沟槽；步骤C、于所述沟槽内形成填充材料层，使所述沟槽为所述填充材料层充满，形成浅沟槽隔离结构；步骤d、去除所述保护层表面多余的填充材料；步骤e、于所述保护层上形成一光阻材料层，在所有所述浅沟槽隔离结构中除用于隔离 NMOS有源区的所述浅沟槽隔离结构以外，其他所述浅沟槽隔离结构均通过所述光阻材料层中形成窗口予以暴露；步骤f、向步骤e中形成的窗口中暴露的所述浅沟槽隔离结构实施离子注入； 步骤g、移除所述光阻材料层。上述，其中，所述半导体衬底为单晶硅上述，其中，所述步骤a形成的所述保护层为氮化硅薄膜。上述，其中，所述步骤a 形成所述保护层的方法为化学汽相淀积法或者物理汽相淀积法。上述，其中，所述步骤b 形成所述沟槽的方法为形成图案化硬掩膜层覆于所述步骤a中形成的保护层上，利用所述图案化硬掩膜层进行干法刻蚀以形成沟槽。上述，其中，所述步骤c 形成所述填充材料层采用高深宽比填充工艺。上述，其中，所述步骤d 中去除多余填充材料的方法为化学机械研磨。 上述，其中，所述步骤e 形成所述光阻材料层地方法为光阻旋涂。上述，其中，所述步骤e 于所述光阻材料层形成窗口的方法为光刻。上述，其中，所述步骤f 实施离子注入采用重掺杂。上述，其中，所述步骤f 实施离子注入所采用的离子可择自氩、锗、硅或氧。上述，其中，所述步骤g 移除所述光阻材料层的方法为清洗。本专利技术的有益效果是对采用HARP工艺做浅槽隔离的器件，对PMOS周围的隔离氧化物采用离子注入调整应力从受拉变为受压，从而使PMOS沟道区域应力状态改变，性能提高，工艺简单可行，有效克服选择性浅槽填充的工艺复杂性。附图说明图1为本专利技术的流程框图2为本专利技术实施后的状态结构图。具体实施例方式4下面结合附图和具体实施例对本专利技术作进一步说明，但不作为本专利技术的限定。如图1、图2所示，本专利技术包括以下步骤步骤a、于一半导体衬底1上形成一层保护层2，此处半导体衬底为单晶硅，保护层2为化学汽相淀积法或者物理汽相淀积法形成的氮化硅薄膜。步骤b、于半导体衬底1及保护层2上形成用于隔离PMOS有源区11的沟槽31和隔离NMOS有源区12的沟槽32，此处形成沟槽31和沟槽32的方法例如先形成图案化硬掩膜层覆于步骤a中形成的保护层上2，利用图案化硬掩膜层进行干法刻蚀以形成沟槽31和沟槽32。步骤C、于沟槽31和沟槽32内形成填充材料层，使沟槽31和沟槽32为填充材料层充满，形成浅沟槽隔离结构，此处采用亚常压化学气相淀积高深宽比工艺进行填充。步骤d、去除保护层2表面多余的填充材料，此处可采用化学机械研磨去除多余的填充材料。步骤e、与保护层2上形成一个光阻材料层4，使除用于隔离NMOS有源区12的浅沟槽隔离结构暴露，此处采用光阻旋涂形成光阻材料层，并采用光刻手段形成窗口 5以暴露浅沟槽隔离结构。也即仅用于隔离PMOS有源区11的浅沟槽隔离结构均通过光阻材料层 4中形成的窗口 5予以暴露，而同时用于隔离NMOS有源区12和PMOS有源区11的浅沟槽隔离结构(例如NMOS有源区12和PMOS有源区11交界处的浅沟槽隔离结构)被光阻材料层5 所覆盖并不暴露。步骤f、向步骤e中形成的窗口 5暴露的所述浅沟槽隔离结构实施离子注入，注入离子采用重掺杂，离子可择自氩、锗、硅或氧。步骤g、通过清洗的方式移除光阻材料层4。后续还可以通过热处理来加强调整应力的效果。本专利技术维持了 HARP工艺对NMOS的性能提高，同时通过对PMOS周围的STI实施离子注入，调整应力从受拉变为受压，从而使PMOS沟道区域应力状态改变，克服了 HARP工艺对PMOS的性能影响，从而提高了器件的整体性能。在NMOS与PMOS交界区的STI结构由于为相邻的NMOS和PMOS共用，为不影响NMOS器件的性能所以不对共用的STI进行离子注入，虽然在交界区与NMOS相邻的 PMOS沟道内没有形成受压力，但是也可以通过非共用一侧的STI由离子注入产生的推力平衡共用STI —侧带来的拉力，PMOS性能提升虽不如其他区域明显但也可得到明显改善。以上所述仅为本专利技术较佳的实施例，并非因此限制本专利技术的申请专利范围，所以凡运用本专利技术说明书及图示内容所作出的等效结构变化、利用公知的与本专利技术中提到具等同作用的物质进行代替，利用公知的与本专利技术中提到的手段方法具等同作用的手段方法进行替换，所得到的实施方式或者实施结果均包含在本专利技术的保护范围内。权利要求1.一种，其特征在于，包括以下步骤步骤a、于一半导体衬底上形成一层保护层；步骤b、于所述半导体衬底及保护层上形成用于隔离PMOS有源区和NMOS有源区的沟槽；步骤C、于所述沟槽内形成填充材料层，使所述沟槽为所述填充材料层充满，形成浅沟槽隔离结构；步骤d、去除所述保护层表面多余的填充材料；步骤e、于所述保护层上形成一光阻材料层，在所有所述浅沟槽隔离结构中除用于隔离 NMOS有源区的所述浅沟槽隔离结构以外，其他所述浅沟槽隔离结构均通过所述光阻材料层中形成窗口予以暴露；步骤f、向步骤e中形成的窗口中暴露的所述浅沟槽隔离结构实施离子注入；步骤g、移除所本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：郑春生，张文广，徐强，陈玉文，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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