一种输出电路，包括：第一输出MOS晶体管，其位于高电势电源端子与外部输出端子之间，基于外部输入信号控制从第一输出晶体管的源极流到其漏极的电流；第二输出晶体管，其位于低电势电源端子与外部输出端子之间，基于外部输入信号控制从第二输出晶体管的源极流到其漏极的电流；以及钳位晶体管，其具有与第一输出晶体管的栅极耦合的第一端子和控制端子，以及与第一输出晶体管的漏极耦合的第二端子。
【技术实现步骤摘要】
本专利技术涉及一种输出电路并且尤其涉及一种适用于抑制其输出波形的过冲或下冲的输出电路。
技术介绍
用于驱动LCD的液晶显示器(LCD)驱动器包括电压跟随器耦合运算放大器作为输出驱动电路。已知该运算放大器的瞬态特性显著地影响显示质量。特别地，其输出波形的过冲和下冲不利地降低了图像质量。因此，需要包括在LCD驱动器中的运算放大器抑制其输出波形的过冲或上冲。然而，MOS晶体管的跨导gm通常低于双极晶体管的跨导gm。为此，当包括MOS模拟(器件)的运算放大器驱动电容性负载时，不利地易于引起其驱动波形的过冲或下冲。该问题的对策包括增加包括在运算放大器中的输出MOS晶体管的W大小以增加跨导gm的方法。然而，输出MOS晶体管的W大小的增加使得芯片大小增加，从而导致了成本增加。图7A和7B示出了日本专利申请公开No. 2009-194485中公开的仅用于正电压的放大器100(此后称为正放大器)以及仅用于负电压的放大器200(此后称为负放大器)的等效电路。具体地，图7A和7B示出了近年来在IXD驱动器中使用的用于半VDD的运算放大器。图7A中的正放大器100是液晶显示器中用于驱动比参考电压COM (施加到液晶的对向电极的参考电压)高的电压的放大器。图7B中所示的负放大器200是用于驱动比参考电压COM低的电压的放大器。如所看到的，在液晶显示器的领域中，电压被确定为相对于参考电压COM来说为正或者负。这些正和负电压与通常电气工程中的正和负电压不同。正放大器100是用于驱动液晶的正极性的放大器。因此，如果参考电压COM是具有电源电压VDD与地电压VSS之间的差的电压，即VDD/2，那么正放大器100仅需要驱动 VDD/2至VDD范围内的电压。另一方面，负放大器200是用于驱动液晶的负极性的放大器并且因此仅需要驱动VSS至VDD/2范围内的电压。因此，在这两个放大器中，施加到输出级电路(输出电路)的电源电压的范围约为施加到其他电路(在这里差动级电路)的电源电压的一半，从而抑制功耗的增加。图7A中所示的正放大器100包括差动级电路101和输出级电路(输出电路)102。 输出级电路102包括ρ沟道MOS晶体管MP103和η沟道MOS晶体管丽104。输出级电路102 具有被施加电源电压VDD的高电势电源端子以及被施加中间电压VML的低电势电源端子。 中间电压VML约为电源电压VDD的一半。除输出级电路102之外的电路(差动级电路101) 具有被施加电源电压VDD的高电势电源端子以及被施加地电压VSS的低电势电源端子。晶体管MP103具有被施加电源电压VDD的源极、与外部输出端子Vout耦合的漏极、以及与差动级电路101的输出端子中的一个耦合的栅极。晶体管MN104具有被施加中间电压VML的源极、与外部输出端子Vout耦合的漏极、以及与差动级电路101的另一输出端子耦合的栅极。在图7A中所示的正放大器100中，差动级电路101将与施加到输入端子IN+和 IN-的输入信号之间的电势差对应的一对放大信号输出到输出级电路102。在输出级电路 102中，基于施加到其栅极的放大信号来控制从晶体管MP103的源极流到其漏极的电流。类似地，基于施加到其栅极的放大信号来控制从晶体管MN104的源极流到其漏极的电流。因为电源电压VDD被施加到晶体管MP103的源极并且中间电压VML被施加到晶体管丽104的源极，因此正放大器100的输出信号的电压落入VDD/2至VDD的范围之内。图7B中所示的负放大器200包括差动级电路201和输出级电路(输出电路)202。 输出级电路202包括ρ沟道MOS晶体管MP203和η沟道MOS晶体管丽204。输出级电路202 具有被施加中间电压VMH的高电势电源端子以及被施加地电压VSS的低电势电源端子。中间电压VMH约为电源电压VDD的一半。除输出级电路202之外的电路(差动级电路201) 具有被施加电源电压VDD的高电势电源端子以及被施加地电压VSS的低电势电源端子。晶体管ΜΡ203具有被施加中间电压VMH的源极、与外部输出端子Vout耦合的漏极、以及与差动级电路201的输出端子中的一个耦合的栅极。晶体管ΜΝ204具有被施加地电压VSS的源极、与外部输出端子Vout耦合的漏极、以及与差动级电路201的另一输出端子耦合的栅极。在图7Β中所示的负放大器200中，差动级电路201将与施加到输入端子IN+和 IN-的输入信号之间的电势差相对应的一对放大信号输出到输出级电路202。在输出级电路202中，基于施加到其栅极的放大信号来控制从输出晶体管ΜΡ203的源极流到其漏极的电流。基于施加到其栅极的放大信号来控制从晶体管ΜΝ204的源极流到其漏极的电流。因为中间电压VMH被施加到晶体管ΜΡ203的源极并且地电压VSS被施加到晶体管丽204的源极，因此负放大器200的输出信号的电压落入VSS至VDD/2的范围之内。用于控制将提供给负载的电流的电路包括使用钳位电路的电路。图8示出了在日本专利申请公开No.Hei 3(1991)-117017中公开的晶体管输出电路的电路图。图8中所示的晶体管输出电路300包括栅极驱动电路301、输出晶体管302、钳位电路304、以及电阻器 307，并且控制通过输出晶体管302流入到负载305中的电流。如图9中所示，随着其栅源电压Vgs增加，从输出晶体管302的源极流到其漏极的电流Id增加。即，当输出晶体管302 的栅源电压Vgs达到或者超过预定电压时，过电流被提供给负载305。为此，晶体管输出电路300包括在输出晶体管302的栅极与源极之间的钳位电路304。这防止栅源电压Vgs达到或者超过预定电压，抑制了过电流。日本专利No. 4228960公开了一种负载驱动装置，该负载驱动装置包括相同导电类型的两个MOS晶体管，这两个MOS晶体管串联耦合到用于将电力从电源传输到负载的路径；以及钳位电路，该钳位电路耦合在两个MOS晶体管的栅极与漏极之间。每个钳位电路包括用于防止回流的二极管以及钳位齐纳二极管(参见该专利的图5)。日本专利申请公开NO.Hei7(1995)-505994公开了一种电感负载阻尼电路，该电感负载阻尼电路包括电感负载装置(Li)、与电感负载装置(Li)串联耦合的η沟道MOS晶体管(m)、以及耦合在晶体管(NI)的栅极与漏极之间的P沟道钳位晶体管(PI)(参见该公开的图3)。电源电压Vcc被施加到钳位晶体管(Pl)的栅极。
技术实现思路
如上所述，包括根据现有技术的输出电路的放大器通常不利地易于引起其输出波形的过冲或上冲。在日本专利申请公开No. 2009-194485中，如图7A和7B中所示，施加到输出级电路(输出电路)的电源电压的范围约为施加到差动级电路的电源电压的一半。为此，位于输出级电路中的两个输出晶体管具有不同的栅-源电压范围。例如，在图7A中所示的正放大器100中，输出晶体管MP103的最大栅-源电压是 VDD-VSS。另一方面，晶体管丽104的最大栅-源电压是VDD-VML。即，输出晶体管MP103的栅-源电压约为输出晶体管MN104的两倍。因此，作为上升瞬态特性，正放大器100不利地易于引起过冲。换句话说，正放大器100不利地易于引起其输出波形的上升沿的过冲。另一方面，在图7本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：西村浩一，大塚博通，村田俊一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：
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