一种用于在第一端子（1）和第二端子（2）之间切换电流的开关装置具有如下栅地阴地放大器电路：该栅地阴地放大器电路具有第一半导体开关（M）和第二半导体开关（J）的串联电路，其中两个半导体开关（M，J）通过公共点（13）相互连接，以及·第一半导体开关（M）借助第一控制输入端根据在第一控制输入端和第一端子（1）之间的电压而被激励，以及·第二半导体开关（J）借助第二控制输入端（4）根据在第二控制输入端（4）与公共点（13）之间的电压而被激励。在此，在第二端子（2）与控制输入端中的至少一个之间连接具有可预先给定的大小的电容（C）的控制电路。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及电子电路技术的领域并且尤其是涉及一种具有根据权利要求1的前序部分所述的栅地阴地放大器电路(Kaskodeschaltung)的开关装置。
技术介绍
用于在高工作电压的情况下快速切换电流的、尤其是具有低导通损耗的电子装置可以根据DE 196 10 135 Cl或者US 6，157，049来实现。在此，该电子装置基于MOSFET M的特定互连和JFET J(结型场效应晶体管(Junction Field Effect Transistor)或者阻挡层FET)，通过图1图示。两个开关被布置在第一端子1和第二端子2之间并且通过MOSFETM的控制端子3来控制。示例性地，对现有技术的说明并且紧接着也对本专利技术的说明在以下针对具有电感性负载的半桥拓扑结构来予以描述，如在图2中所示的那样。具有功率电子开关HM1U1和连接在第三端子5与第二端子2之间的电感性负载L的半桥表明了如在许多功率电子系统中发生的那样的典型的布局。在第一端子1与第二端子2之间的下部栅地阴地放大器电路通过下部MOSFET M和下部JFET J形成。在第二端子2与第三端子5之间的上部栅地阴地放大器电路通过上部MOSFET M1和JFET J1形成。第三端子5在此例如处于中间电路电压上，第一端子1处于相反的中间电路电压上或者处于多相系统的星形接点上。在此，代替上部栅地阴地放大器电路，也可以使用阴极端子在第三端子5上的二极管。当下部栅地阴地放大器电路接通、即导通时，电感L中的外施的(eing印raegt)电流从第二端子2流向第一端子1。在下部MOSFET M关断时，在串联布置的下部JFET J上施加负的夹断(Pinch-off)电压，该负的夹断电压使下部JFET J截止。在此，电流从下部栅地阴地放大器电路换向到上部栅地阴地放大器电路。该电流接着流经电感L并且从第二端子2经过上部MOSFET M1和上部JFET J1的沟道/体二极管流向第三端子5。沟道/体二极管在附图中分别与相应的开关反并联地绘出。这些沟道/体二极管在此因此用作反并联的续流二极管。由于开关的结构造成的寄生开关电容，电荷传输的时间或开关的截止电压的建立与电流有关。通过电感L的电流越大，则换向进行得越快并且截止电压在相应的开关上建立得越快。这导致，可形成非常高的电压变化(du/dt)的值，这些电压变化(du/dt)的值可非常强烈地影响EMV (电磁兼容性)特性。如下极高的du/dt不与负载电流有关如果下部栅地阴地放大器电路将电流换向离(abkommutieren)上部续流二极管，则在接通MOSFET和JFET的特定互连时可以达到该极高的du/dt。但是，在接通时得到的非常陡的电压边沿也可以强烈地影响EMV特性。因而，不同的应用要求(不仅在接通时而且在关断时)控制开关速度并且由此要求一种能够与负载电路无关地控制电压边沿的方法，以便由此减小或者消除耦合输入的干扰。在用于各个分立的晶体管的公知方法中，不仅在接通晶体管时而且在关断晶体管时，在此尤其是修改栅极驱动电路并且由此已获得对换向的显著控制。另一公知的为了(在单个MOSFET的情况下)影响du/dt控制特性的可能性是增大相关的栅极漏极电容并且因此延长限制栅极电流的密勒(Miller)效应。通过附加的栅极漏极电容，增强从漏极到栅极的负反馈，并且尤其是延长接通持续时间以及也延长关断持续时间。相对应地，du/dt值变得更小。但是，在MOSFET M和JFET J的特定互连中，公知的方法、如栅极驱动电路的修改不能被使用，因为这仅改变MOSFET的特性而不改变施加有高工作电压的JFET的特性。
技术实现思路
因此，本专利技术的任务是提出一种用于控制开头所述类型的du/dt特性的开关装置和方法，所述开关装置和方法排除了上述缺点。尤其是，任务是限制开关上的电压变化的速度或者将该电压变化的速度调整到预先给定的程度，而对开关装置的其他重要特性没有不利影响。带有权利要求1的特征的具有MOSFET和JFET的串联电路的开关装置解决该任务。用于在第一端子和第二端子之间切换电流的开关装置因此具有带有第一半导体开关和第二半导体开关的串联电路的栅地阴地放大器电路，其中两个半导体开关通过公共点彼此连接，以及 第一半导体开关借助第一控制输入端根据在第一控制输入端与第一端子之间的电压被激励，以及 第二半导体开关借助第二控制输入端根据在第二控制输入端与公共点之间的电压被激励。在此，在第二端子与控制输入端中的至少一个之间连接具有可预先给定的大小的电容的控制电路。所述电容这样增大(与内部漏极栅极开关电容并联的)漏极-栅极电容，其中优选地阻尼电阻在此有助于衰减出现的振荡并且同时限制针对该电容的充电/放电电流。通常，控制电路因此优选地为RC元件(Glied)。电容被选择得越大，则对控制输入端的负反馈就越大并且密勒效应就越大，该密勒效应导致使接通速度或关断速度放慢并且因此使电压变化的陡度降低到低的值。在本专利技术的优选的实施形式中，第一半导体开关是IGFET、尤其是M0SFET，而第二半导体开关是JFET。为了简便起见，在下文还只谈到MOSFET或JFET，其中所述的内容但是通常也适于在栅地阴地放大器电路中共同作用的第一半导体开关和第二半导体开关。常用的术语“M0SFET”在本申请中分别也意指涉及更一般的名称MISFET (金属绝缘体半导体FET)或者一般而言IGFET (具有绝缘栅极的FET)的半导体器件。在本专利技术的另一优选的实施形式中，在第二控制输入端与第一端子之间连接有电阻装置。该电阻装置用于使在第二半导体开关的该控制输入端与连接到第二端子上的端子之间的内部电容上的充电过程放慢。电阻装置、例如单个附加电阻是JFET的合闸电阻。尤其是，该合闸电阻与JFET的栅极源极电容一起形成另一 RC元件并且由此使JFET的栅极源极电容到夹断电压或到为0伏特的接通电压的充电或放电放慢。通过附加电阻也进一步限制了控制电路的电容的充电或放电电流，其中也对阻尼电阻予以考虑。由于电容的充电或放电电流，如下电压短时地在附加电阻上该电压提高或降低至JFET的栅极端子的第四端子(或者第二控制输入端)的电势并且因此抵制JFET的关断或也抵制JFET的接通。在本专利技术的另一实施形式中，附加的串联电阻被连接在JFET的栅极端子之前、即在栅极端子与第四端子之间，以便由此保证了对JFET的尽可能最优的激励并且尤其是单独地确定开关速度。在本专利技术的另一优选的实施形式中，通过另一网络被连接在第四端子与第一端子之间，在接通时和在关断时的开关特征彼此独立地被调整并且因此实现不同的du/dt值或被同步的du/dt值。带有二极管和不同的阻尼电阻的网络可以针对JFET的接通或关断分开地被设计并且被优化。基本上，作为在第四端子和第二端子之间的控制电路的RC元件也可以是并联电路，或者是用于接通或关断的具有可适配的阻尼电阻的并联电路或者可单独适配的并联电路，在所述并联电路中不仅阻尼电阻而且电容都可以与接通特性或关断特性相适配。在本专利技术的另一优选的实施形式中，电容被安置在第三端子(或者第一控制输入端)与第二端子之间。在此，第一控制输入端等于MOSFET的栅极端子。由此实现了第二端子对MOSFET的栅极端子的负反馈，由于附加需要的不能由栅极本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：J比拉，JW科拉尔，D阿格勒，
申请(专利权)人：J比拉，JW科拉尔，D阿格勒，
类型：发明
国别省市：
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