半导体元件与其形成方法技术

本发明专利技术一实施例提供具有不对称的应变源极/漏极区的半导体元件与其形成方法，包含提供基板并形成多晶硅栅极堆叠于基板上。接着以垂直基板的方向为准，倾斜约10°至25°进行注入工艺。接着形成侧壁间隔物于基板上的多晶硅栅极两侧。蚀刻基板中的源极/漏极区后，分别沉积应力源极层与应力漏极层于基板中的蚀刻区域中。如此一来，在多晶硅栅极堆叠两侧形成不对称的应力源极层与应力漏极层。接着自基板移除多晶硅栅极堆叠，并以栅极后制工艺形成高介电常数的介电层与金属栅极于多晶硅栅极堆叠被移除的位置。本发明专利技术的上述不对称的源极/漏极结构能够增加元件效能如驱动电流或漏电流。

【技术实现步骤摘要】

本专利技术涉及半导体元件，尤其涉及其不对称的源极/漏极区与对应的形成方法。
技术介绍
半导体集成电路产业已快速成长一段时日。随着IC材料与设计的进步，每一代的IC均比前一代的IC更小更复杂。然而上述进步也会增加集成电路工艺及生产的复杂性，集成电路工艺也需要同样的进展以实现新世代的IC。在集成电路进步的过程中，其功能密度(每单位面积的芯片具有的内连线元件数目)越来越大，而其尺寸(工艺所能形成的最小元件或连线)则越来越小。工艺尺寸缩小有益于提高工艺效率及相关成本。上述尺寸缩减也会造成高功率消耗，这可通过采用低功率消耗的元件如互补式金属氧化物半导体(CMOS)元件来改善。在这股半导体元件尺寸缩小的趋势中，设计上往往存在着元件效能的矛盾，比如驱动电流与接点结漏电流的取舍。以场效晶体管(FET)为例，源极侧的邻接效应越小其应力越高，这将提高驱动电流。漏极侧的邻接效应越小，其结漏电流越高。此外，半导体元件如FET元件的形成方法往往采用垂直注入工艺将掺质注入基板中，这会使元件具有实质上对称的源极/漏极结构于基板中。如此一来，将难以同时最佳化元件电流效能与结漏电流。综上所述，目前亟需具有不对称的应变源极/漏极的半导体元件以克服上述问题。
技术实现思路
为了解决上述问题，本专利技术提供一种半导体元件，包括基板；金属栅极形成于基板上；补偿侧壁间隔物邻接基板上的金属栅极；掺质注入于基板中形成掺质区，其中掺质区靠近金属栅极的第一侧延伸进补偿侧壁间隔物下方，掺质区靠近金属栅极的第二侧不会延伸进补偿侧壁间隔物下方，且金属栅极的第二侧位于金属栅极的第一侧的相反侧；以及第一与第二源极/漏极区形成于基板中，且第一与第二源极/漏极区不对称。本专利技术另一实施例提供一种半导体元件的形成方法，包括提供基板；形成多晶硅栅极堆叠于基板上；以垂直基板的方向为准，倾斜约10°至25°进行注入工艺；形成侧壁间隔物邻接基板上的多晶硅栅极；蚀刻基板中的第一与第二源极/漏极区，其中第一与第二源极/漏极区不对称；沉积第一与第二应力源极/漏极层于基板中蚀刻的第一源极/漏极区；自基板移除多晶硅栅极堆叠；以及以栅极后制工艺形成高介电常数的介电层与金属栅极于多晶硅栅极堆叠被移除的位置。本专利技术的半导体元件与公知技术的元件相较，上述不对称的源极/漏极结构具有多种优点如增加元件效能如驱动电流或漏电流。附图说明图1为本专利技术的一实施例中，形成具有不对称的应变源极/漏极的半导体元件的流程图；图2至图7为本专利技术一实施例中，根据图1的方法形成具有源极至漏极的斜角注入的半导体元件其中间工艺剖视图；以及图8至图13为本专利技术一实施例中，根据图1的方法形成具有源极至漏极的斜角注入的半导体元件其中间工艺剖视图。上述附图中的附图标记说明如下100 方法；102、104、106、108、110、112、114 步骤；200,1200 半导体元件；202,1202 基板；206,1206 有源区；210,1210 虚置栅极堆叠；212,1212 高介电常数的介电层；214、1214 虚置多晶硅栅极层；216、1216 硬掩模层；218、1218 补偿侧壁间隔物；220、1220 注入；302、1302 漏极；304、1304 源极；402、1402 源极/漏极间隔物；500、1500 蚀刻工艺；502、1502 凹陷漏极区；504、1504 凹陷源极区；602、1602 应变漏极层；606、1606 应变源极层；702、1702 栅极结构具体实施例方式可以理解的是，下述内容提供多种实施例或实例以说明本专利技术的多种特征。为了简化说明，将采用特定的单元及组合方式说明。然而这些特例仅用以说明而非限制本专利技术。此外，形成某一元件于另一元件上包含了两元件为直接接触，或者两者间隔有其他元件这两种情况。为了简化与清楚说明，可能以不同尺寸图示多种结构。图1为本专利技术的不同实施例中，形成不对称的源极/漏极区于半导体元件中的方法100其流程图。图2至图7为一实施例中，根据图1的方法100形成半导体元件200的中间工艺剖视图。图8至图13为另一实施例中，根据图1的方法100形成半导体元件1200的中间工艺剖视图。可以理解的是，下述揭示的实施例可采用高介电常数的栅极介电层搭配金属栅极(HKMG)与栅极后制(gate last)工艺。换句话说，半导体元件200可由栅极后制(也称之为置换多晶硅栅极工艺，RPG)工艺形成。在栅极后制工艺中，可先形成虚置介电层与虚置栅极结构，再进行一般的CMOS工艺直到沉积层间介电层(ILD)。接着移除虚置介电层与虚置多晶硅栅极结构，再置换成高介电常数的栅极介电层与金属栅极结构。半导体元件200及/或1200可作为集成电路的整体或部分，而集成电路可包含存储电路及/或逻辑电路，无源元件如电阻、电容、及电感，与有源元件如P型沟道场效晶体管(p-FET)、n型沟道场效晶体管(n-FET)、金属氧化物半导体场效晶体管(MOSFET)、或互补式金属氧化物半导体(CMOS)晶体管。必需注意的是，半导体200及/或1200的部分结构的形成方式可为CMOS工艺。如此一来，可以理解图1的方法100之前、之中、或之后可进行其他工艺，而这些工艺只会简述于下列说明中。另外必需理解的是，描述中的“上方”指的可能是某些层形成于其他层“上方”。然而实际上，不同层可能形成于另一层的上方或之中。此外，不同的层彼此可能接触或不接触，且不同层中可能另外含有其他层。如图2至图7所示的实施例中，方法100的步骤102形成半导体元件200于基板202上。基板202可依本领域技术的设计需求，具有多种掺杂组态。基板202也可为其他半导体元素如锗、硅锗合金、或其他III-V族半导体基板如砷化镓、砷化铟镓、或其他合适材料。在其他实施例中，基板202可为半导体化合物及/或半导体合金。在此实施例中，基板202含有硅如硅基板。实际操作上，半导体元件200可具有有源区206于基板202中。虚置栅极堆叠210形成于基板202上的有源区206上。在一实施例中，虚置栅极堆叠210含有高介电常数的介电层212、虚置多晶硅栅极层214、与硬掩模层216。高介电常数的介电层212可为氧化铪。在其他实施例中，高介电常数的介电层212可为其他高介电常数的介电材料如氧化镧、氧化铝、氧化锆、氧化钛、氧化钽、氧化钇、氧化锶钛(STO)、氧化钡钛(BTO)、氧化钡锆、氧化铪锆、氧化铪镧、硅氧化镧、硅氧化铝、氧化铪钽、氧化铪钛、氧化钡锶钛(BST)、氮化硅、氮氧化物、或其他合适材料。高介电常数的介电材料层212的厚度可介于约10人至约40人之间。高介电常数的介电层212的形成方法可为原子层沉积(ALD)或其他合适技术。虚置多晶硅栅极层214可由适当沉积工艺形成于高介电常数的介电层212上。举例来说，硅烷、二硅烷、或二氯硅烷可作为形成虚置多晶硅栅极层214的CVD工艺的化学气体。虚置多晶硅栅极层214的厚度可介于约400A至约2000A之间，但也可为其他厚度。在其他实施例中，可视情况以非晶硅层取代多晶硅层作为虚置多晶硅栅极层214。虚置栅极堆叠210的硬掩模层216形成于虚置多晶硅栅极层214上。硬掩模层216的组成可为介电材料如氧化硅、氮化硅、氮氧化硅、或碳化硅。在此实施例中，硬本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：郑振辉，冯家馨，王世维，苏晋德，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：