公开了一种ＮＡＮＤ闪速存储器设备。该ＮＡＮＤ闪速存储器设备包括限定为多个扇区的ＮＡＮＤ闪速存储器阵列。以两级来执行行译码。可对所有扇区执行第一级。例如，这可被用于选择块。对于特定扇区执行第二级，以例如在该特定扇区内的块内选择页面。读取和编程操作以扇区内的页面的分辨度来进行，而擦除操作以扇区内块的分辨度来进行。
【技术实现步骤摘要】
【国外来华专利技术】
公开了一种NAND闪速存储器设备。
技术介绍
在传统NAND闪速存储器中，擦除是基于每块来执行的。与之不同，读取和编程操作是基于每页来进行的。附图说明通过参考附图，现将描述示例实施例，其中图1是NAND闪速存储器中典型存储器核架构的框图2是示例NAND闪速存储设备的框图，其中实现了一个此处描述的NAND核架构图3是用于由示例实施例提供的NAND闪速存储器的存储器核架构的框图4是由示例实施例提供的NAND闪速存储器中的存储器核架构的框图5和6分别示出了用于图3的示例实施例的读取单页和读取多页操作；图7是根据示例实施例的NAND闪速存储器中存储器核架构的框图8是根据示例实施例的全局行译码器的框图9是图8的单块译码器的示例实施方案的电路图10是图8的单块译码器的另一示例实施方案的框图11是根据示例实施例的本地行译码器的框图12是图10的单扇区译码器的示例实施方案的电路图13是根据示例实施例的用于读取的时序图14是根据示例实施例的用于编程的时序图；和图15是根据示例实施例的用于擦除的时序图。具体实施例方式图1示出了 NAND闪速存储器中的存储器核架构。NAND闪速存储器核包括NAND存储器单元阵列100、行译码器102和页面缓冲器电路103和列译码器104。行译码器102通过一组字线连接到NAND存储器单元阵列100，为了简明，在图1中仅示出了一个字线106。页面缓冲器电路103通过一组位线连接到NAND 存储器单元阵列100，为了简明，在图1中仅示出了一个位线108。NAND闪速存储器的单元阵列结构包括一组η个可擦除块。每个块被细分为m个可编程页面(行)。用于图1的存储器核架构的擦除是基于每块来执行的。与之不同，读取和编程操作是基于每页来进行的。具有图1闪存的核架构的NAND闪速存储器受到至少三种限制。第一，位仅在擦除目标存储器阵列之后才可以被编程。第二，每一个单元仅可以经受有限次擦除，这之后其不再能可靠地存储数据。换句话说，对于单元存在擦除和编程循环次数的限制(即，耐久性， 通常为10000到100000个循环)。第三，最小可擦除阵列尺寸远大于最小可编程阵列尺寸。 由于这些限制，复杂的数据结构和算法被执行来有效使用闪速存储器。即使当闪速控制器请求仅对页面的一小部分的数据写或者数据修改，包含要修改页面的块通常将被重新编程到擦除单位收回过程所声明的空闲(空)块的其中之一。在这种情况下，包含初始块中初始数据的有效页面被复制到所选空闲块。此后，该新块，具有在某个页面中的被修改数据和在其余页面中的初始数据，通过闪速控制器中的虚拟映射系统被再次映射到有效的块地址。现在不再使用初始块，并且在其被擦除之后将被擦除单位收回过程声明为空闲块。擦除-编程循环的受限次数(耐久性)限制了闪速设备的寿命。具有尽可能长的寿命是有益的，并且这取决于对闪速设备的访问模式。对单个单元或者到一小部分单元的反复和频繁重写将导致很快就开始故障并且因此设备的使用寿命很快会结束。此外，在具有多个闪速设备的闪速存储器系统中，如果在闪速存储器系统中的设备之间存在显著不均勻的使用状况，则会导致当其它设备还有显著长的寿命时而一个设备的寿命却结束。当一个设备寿命结束，整个存储器系统必须被替换，因此这极大地降低了闪速存储器系统的寿命。如果重写可以被均勻地分布在设备的所有单元，则故障发生将尽可能被延迟，从而最大化了设备的寿命。为了通过均勻使用设备的所有单元来延长设备寿命，已经提出多种耗损平衡技术和算法并且在闪速存储器系统中被执行。最后，NAND闪存的单元阵列已被小型化，使得它们已经达到如果在工艺技术中有任何进一步的减小将导致严重减小擦除-编程循环的最大数量的程度。根据一个广义方面，提供了一种多级行译码的NAND闪速存储器核。根据另一个广义方面，提供了一种包括下列部件的NAND闪速存储设备外围电路、输入/输出焊盘、高电压发生器和NAND闪速存储器核，该NAND闪速存储器核包括包括多行乘多列的NAND存储器单元阵列，该单元被安置到多个扇区，每个扇区包括多个所述列的单元；该单元被安置到多个块，每个块包括多个所述行的单元；该NAND存储器单元阵列被配置为用于以一个扇区内的一个块的分辨度来擦除，和被配置为以一个扇区内一个行的分辨度来读取和编程。根据另一个广义方面，提供了一种NAND闪速存储器核中的方法，包括执行多级行译码。由于读取/编程和擦除之间的尺寸不匹配，上述块复制操作引入不必要的编程操作，这是因为块的页面中未变的数据和被修改的数据一起被重新编程(复制)到新块。如果最小的可擦除阵列尺寸小于整个块，则设备寿命将大大延长。图2是包括NAND闪速存储器设备152的设备150的框图。NAND闪速存储器设备 152具有多级行译码的存储器核，总地标记为158。另外，NAND闪速存储器设备152具有外围电路154、输入和输出焊盘156和高电压发生器160。外围电路巧4可以例如包括用于地6址和数据的一个或多个输入和输出缓冲器、用于控制和命令信号的输入缓冲器、以及包括命令译码器、地址计数器、行和列预译码器和状态寄存器的状态机。设备150可以是使用 NAND闪速存储器设备152的任意设备。具体示例包括移动设备、存储棒、照相机、固态磁盘驱动器和MP3播放器。闪速设备152可以是设备150的一个永久的部分或者为可移动的。 下面提供了多级行译码的存储器核的详细示例实施方案。更一般地，构想了多级行译码的任意存储器核。单元阵列由扇区形成，每个扇区包括多列单元。该单元还形成块，每个块包括多个行，也被称为页面。在一些实施例中，多级行译码包括对于所有扇区执行第一级行译码，且对于每个扇区，执行仅用于该扇区的第二级行译码。在一些实施例中，以一个扇区内一个块的分辨度来执行存储器核内的擦除，并且以一个扇区内一个行的分辨度来进行读取和编程操作。现在参考图3，其示出了示例实施例提供的核架构。该核架构包括NAND存储器单元阵列，该NAND存储器单元阵列被实现为至少两个NAND存储器单元阵列扇区，此后，简称为“扇区”，在所示示例中示出了 4个扇区200、202、204和206。该NAND存储器单元阵列由多个块形成，该多个块进而又由页面形成，还称为行。该NAND存储器单元阵列的每个扇区的单元还以列分布(未示)。行译码功能由全局行译码器208与一组本地行译码器210、 212、214和216共同提供，全局行译码器208在块的级别上执行行译码，本地行译码器210、 212、214和216在全局行译码器选择的块内在页面的级别上执行译码。更一般地，全局行译码器208执行第一级行译码来选择多行的子集。在此处详细描述的示例实施例中，可选的子集是相邻块，但无需所有的实施方案都是该情况。本地行译码器210、212、214和216执行第二级行译码，来在全局行译码器208选择的多个行的子集中选择一行。本地行译码器 210、212、214和216包括与每一个相应扇区200、202、204和206相关的一个本地行译码器并且在相关的扇区本地执行页面选择。页面缓冲器功能由4个页面缓冲器电路220、222、 2M和2 实现，每个扇区O00、202、204和206) —个页面缓冲器电路。列译码器功能由4 个列译码器221、223、2本文档来自技高网...
【技术保护点】
１．一种多级行译码的ＮＡＮＤ闪速存储器核。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：金镇祺，
申请(专利权)人：莫塞德技术公司，
类型：发明
国别省市：CA
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