用于低功率半导体芯片布局方法以及低功率半导体芯片技术

一种布局系统，包括：布局单元，设置为基于特定工艺节点的库单元，将单元布置在半导体芯片的掩模设计中；非关键路径确定单元，设置为确定半导体芯片中的非关键路径；单元确定单元，设置为确定所述掩模设计中的一组单元，用于形成非关键路径的一部分并确定该组单元中的至少一个的对应的库单元；库单元修改单元，设置为修改一个或者多个对应的库单元，以形成对应的经修改的库单元；以及单元替换单元，设置为替换掩模设计中的一组单元中的库单元，用于形成带有对应的经修改的库单元的非关键路径的一部分。

【技术实现步骤摘要】

本专利技术总体上涉及半导体领域，更具体地，涉及用于低功率半导体芯片布局方法以及低功率半导体芯片。
技术介绍
电子工业对于在降低功率损耗的情况下改进数据处理性能的需求与日俱增。降低功率损耗的一种方式是通过已知的“缩放比例(scaling) ”工艺，减小制成半导体芯片的部件尺寸，从而达到目的的。然而，随着半导体芯片的尺寸越来越小，缩放比例的成本变得越来越高。因此，期望能出现新的方法，用于改进数据处理性能与功率损耗的比率。
技术实现思路
为解决上述问题，提供了一种布局系统，包括布局单元，设置为基于特定工艺节点的库单元对半导体芯片的掩模设计中的单元进行布局；非关键路径确定单元，设置为确定半导体芯片中的非关键路径；单元确定单元，设置为确定掩模设计中的一组单元，用于形成非关键路径的一部分并确定一组单元中的至少一个的对应的库单元；库单元修改单元， 设置为修改一个或者多个对应的库单元，以形成对应的经修改的库单元；以及单元替换单元，设置为替换掩模设计中的一组单元中的库单元，用于形成带有对应的经修改的库单元的非关键路径的一部分。其中，对应的经修改的单元设置为减小半导体芯片的功耗。其中，对应的经修改的库单元中的每一个均是通过减小对应的库单元的部件的尺寸而形成的。其中，所减小的尺寸是栅极宽度。其中，所减小的尺寸是布线宽度。其中，对应的库单元和对应的经修改的库单元的尺寸相同。其中，对应的库单元和对应的经修改的库单元沿着对应的库单元的一部分看是相同的，对应的库单元的一部分对应于对应的库单元的边缘。此外，还提供了一种对半导体芯片进行布局的方法，包括基于特定工艺节点的库单元对半导体芯片的掩模设计中的单元进行布局；确定半导体芯片中的非关键路径；确定掩模设计中的单元组，用于形成非关键路径的一部分并确定组中至少一个单元的对应的库单元；修改对应的库单元，以形成对应的经修改的库单元；以及将组中的至少一个单元的库单元替换为对应的经修改的库单元。其中，修改包括修改对应的库单元，以减小半导体芯片的功耗。其中，修改包括减小对应的库单元的部件的尺寸。其中，减小包括减小栅极宽度尺寸。其中，减小包括减小布线宽度尺寸。其中，对应的库单元和对应的经修改的库单元的尺寸相同。其中，对应的库单元和对应的经修改的库单元沿着对应的库单元的一部分看是相同的，对应的库单元的一部分对应于对应的库单元的边界边缘。此外，还提供了一种用于存储指令的存储器或计算机可读介质，其中，当由处理器运行时，使处理器执行上述的方法。此外，还提供了一种半导体芯片，包括多个安排在单元中的半导体器件，其中，形成半导体芯片中的关键路径的部分的单元对应于特定工艺节点的单元库的单元，而形成半导体芯片中的非关键路径的部分的单元对应于被修改以减小半导体芯片的功耗的特定工艺节点的单元库的单元。其中，经修改的库单元中的每一个均是通过减小对应的库单元的部件的尺寸而形成的。其中，所减小的尺寸是栅极宽度。其中，所减小的尺寸是布线宽度。其中，经修改的库单元的每一个和对应的库单元沿着对应的库单元的一部分看是相同的，对应的库单元的一部分对应于对应的库单元的边缘。附图说明在附图的图案中，通过列举示例并且不进行限制的方式示出了一个或者多个实施例，其中具有相同参考标号的元件代表所有相同的元件，并且其中图1是示例性半导体芯片的高级功能性示意图；图2是用于形成关键路径驱动电路的半导体器件的实例的高级功能性示意图；图3是带有关键路径和非关键路径的示例性半导体芯片的高级功能性示意图；图4是对根据一个实施例的低功耗半导体芯片进行布局的系统的高级功能性框图；图5(a)和图5(b)示出了用于半导体器件的示例性库单元(library cell)；图6是对根据一个实施例的低功耗半导体芯片进行布局的方法流程图，以及图7是根据一个实施例的低功耗半导体芯片。具体实施例方式图1示出了半导体芯片10。该半导体芯片10包括各种功能性电路模块20 (例如但不限于，存储模块、运算单元、逻辑单元等等)。在运行期间，各种功能性电路模块20进行数据处理和逻辑运算。这些数据处理和逻辑运算通常通过一个或者多个时钟电路30(clock circuit)进行协调。这种应用不限于一个或者多个时钟协调的电路，还能用于没有集中式时钟电路的所谓“异步逻辑”中。在上述数据处理和逻辑运算期间，电路中的特殊路径限制了电路运算性能(即， 电路的运算速度)。这些路径称作关键路径。因为在两个功能性电路模块20之间的关键路径布线50太长，限制了半导体芯片10的运行速度，所以连接两个功能性电路模块20的信号路径40是关键路径。更具体地，关键路径布线50越长，布线的电容越大。因此，由于提供足够电量而对关键路径布线50充电所需的时间，通过关键路径驱动电路60在关键路径布线50上引起逻辑状态变化比起关键路径布线50需要充较少量电的情况来说，所用的时间会更长。而且，在一些实施例中，关键路径驱动器60也对关键路径输入70的电容进行充 H1^ ο如果任意功能性模块20中的电路在运行下一处理步骤之前，需要在关键路径输入70处的值，则关键路径布线50充电所用的时间以及关键路径输入70的电容会限制半导体芯片10的总体处理速度。上述关于关键路径的问题还能在单个功能性电路模块20中找到，其为本地关键路径。与关键路径40不同，在一些实施例中，布线电容是不那么重要的问题，而下一阶段的输入电容成了主要因素。例如，具有本地关键路径布线90的本地关键路径80、本地关键路径驱动电路100以及本地关键路径输入110形成关键路径。在一些实施例中，虽然本地关键路径布线90的电容不高，但是本地关键路径输入110的总输入电容足够高，以使该特定路径成为关键路径。特别地，如果本地关键路径驱动电路100驱动了大量的关键路径输入 110，则上述论述正确。因此，对本地关键路径布线90和本地关键路径输入110的电容进行充电所用的时间也会限制总体处理速度。对于半导体芯片进行布局，以尝试将关键路径的数量最小化并减小由关键路径导致的延迟。然而，至少一个关键路径会对半导体芯片10处理数据的速度进行限制。除了半导体芯片10中的关键路径，还有非关键路径120。该非关键路径之所以非关键，是因为1)其处理和传输的逻辑值没有被随后的电路以与其他路径上的信号相冲突的方式进行使用；或者幻该路径比较短并且几乎没有用于驱动的输入，因此，该路径本身就比那些与其他路径有冲突的路径快速。在至少一些状态转换的实施例中，在半导体芯片10中，从一种状态转换到另一种状态，会使得关键和非关键路径40、80和120耗能。为了改变路径的状态，电流从电源线中流出，经驱动路径的驱动电路，从而对路径上的布线和输入电容进行充电。电流持续流动， 直到将布线和输入电容充电到与电源布线的电压相同。随着电流流过路径，驱动器消耗的功率等于电流和驱动器两端电压降的乘积。这样，每次路径转换到不同状态所耗散的能量与电源布线的电压、以及布线和输入的电容成正比。每单位时间路径耗散的功率，由每次路径转换所耗散的能量与路径每单位时间转换的次数的乘积决定。因此，电源布线上的电压的减小(半导体芯片10的工作电压)、路径每单位时间内的转换次数的减小(通常通过时钟30的频率进行控制)或者布线和输入的电容的减小，导致了半导体芯片10的功本文档来自技高网...

【技术保护点】
１．一种布局系统，包括：布局单元，设置为基于特定工艺节点的库单元对半导体芯片的掩模设计中的单元进行布局；非关键路径确定单元，设置为确定所述半导体芯片中的非关键路径；单元确定单元，设置为确定所述掩模设计中的一组单元，用于形成所述非关键路径的一部分并确定所述一组单元中的至少一个的对应的库单元；库单元修改单元，设置为修改一个或者多个所述对应的库单元，以形成对应的经修改的库单元；以及单元替换单元，设置为替换所述掩模设计中的一组单元中的库单元，用于形成带有所述对应的经修改的库单元的非关键路径的一部分。

【技术特征摘要】
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【专利技术属性】
技术研发人员：周淳朴，林明村，薛福隆，庄少特，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71