重掺杂P型衬底上生长高阻N型外延层的方法技术

本发明专利技术提供一种重掺杂P型衬底上生长高阻N型外延层的方法，包括步骤：A.提供重掺杂P型衬底；B.在重掺杂P型衬底上生长低阻N型外延层；C.在低阻N型外延层上生长重掺杂N型界面层，在此过程中采用高温烘烤/低温变速赶气减少生长过程中产生的P型杂质，同时在赶气过程中通入N型掺杂气体；D.在重掺杂N型界面层上生长高阻N型外延层。本发明专利技术的高阻N型外延层厚度均匀，在距边10mm以内的电阻率稳定可控，获得了理想的扩展电阻图形(SRP)曲线，产品成品率达99％以上，能够在8寸线实行量产。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，具体来说，本专利技术涉及一种重掺杂P型衬底上生长高阻N型外延层的方法。
技术介绍
超低电容瞬态电压抑制器(TVS)可以用来保护高频电路的瞬态电压转换和抑制浪涌。其低电容期间由一个低击穿电压的雪崩二极管和一个低电容的导引二极管组成。后者的最大特点是通过在浓掺杂(重掺杂)的P型衬底上(电阻率在0. 009-0. 013欧姆厘米) 生长高阻的N型外延层(150 400欧姆厘米)，形成超低电容的二极管。为了得到足够低的电容，对高阻外延的电阻率要求非常苛刻，既要求接近于本证外延(电阻率大于150欧姆厘米)，又要保持N型。任何少量的P型掺杂或N型掺杂都会对外延层的性质产生影响。由于浓掺杂的P型衬底在外延生长过程会产生反扩以及工艺腔本身的自掺杂效应，闲置之后气体管壁吸附的杂质影响等等，要得到均勻掺杂的N型外延对工艺有极大的挑战性，尤其是片(wafer)与片之间的重复性。目前的现状是由于P型自掺杂程度的程度不同，不同的衬底及产品之间工艺转换花费时间较长，同一个程式不能满足所有的产品。由于工艺不稳定使得已经量产的 0. 014 0. 020欧姆厘米衬底扩展电阻成功率低，造成机台的利用率降低。另外，0. 009 0. 013欧姆厘米的P型衬底上的N型高阻外延和0. 0025 0. 004欧姆厘米的衬底上得不到好的扩展电阻图形，无法在8寸线实行量产。
技术实现思路
本专利技术所要解决的技术问题是提供一种重掺杂P型衬底上生长高阻N型外延层的方法，能够得到均勻厚度和稳定可控超高电阻率的外延层。为解决上述技术问题，本专利技术提供一种重掺杂P型衬底上生长高阻N型外延层的方法，包括步骤A.提供重掺杂P型衬底；B.在所述重掺杂P型衬底上生长低阻N型外延层；C.在所述低阻N型外延层上生长重掺杂N型界面层，在此过程中采用高温烘烤/ 低温变速赶气减少生长过程中产生的P型杂质，同时在赶气过程中通入N型掺杂气体；D.在所述重掺杂N型界面层上生长高阻N型外延层。可选地，在所述重掺杂P型衬底上生长所述低阻N型外延层之前还包括步骤Bi.在所述重掺杂P型衬底上生长本征外延层。可选地，所述本征外延层的厚度为1 2μπι。可选地，所述重掺杂P型衬底的电阻率范围为0. 009 0. 013欧姆厘米。可选地，所述低阻N型外延层的厚度为7 μ m,电阻率为15欧姆厘米。可选地，所述重掺杂N型界面层的厚度范围为1 2μπι。可选地，所述高阻N型外延层的厚度范围为13 15 μ m，电阻率范围为150 450 欧姆厘米。可选地，在重复执行步骤A D之前还包括步骤E.采用HCL刻蚀工艺腔壁和基座去除有杂质的涂层；F.在所述工艺腔壁和基座上淀积一薄层与所述重掺杂N型界面层(10 浓度相同的外延层。与现有技术相比，本专利技术具有以下优点本专利技术采用高温烘烤/低温变速赶气减少气相过程中产生的P型杂质，消除自掺杂效应，同时在赶气过程中通入N型掺杂气体，确保整个外延生长过程都是在N型气体环境中。另外采用重掺杂N型界面层，保证低阻N型外延层的界面层是N型。本专利技术的高阻N型外延层厚度均勻，在距边IOmm以内的电阻率稳定可控，获得了理想的扩展电阻图形(SRP)曲线，产品成品率达99%以上，能够在8寸线实行量产。附图说明本专利技术的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显，其中图1为本专利技术一个实施例的重掺杂P型衬底上生长高阻N型外延层的方法流程图；图2至图5为本专利技术一个实施例的重掺杂P型衬底上生长高阻N型外延层的过程剖面图。具体实施例方式下面结合具体实施例和附图对本专利技术作进一步说明，在以下的描述中阐述了更多的细节以便于充分理解本专利技术，但是本专利技术显然能够以多种不同于此描述地其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下根据实际应用情况作类似推广、演绎，因此不应以此具体实施例的内容限制本专利技术的保护范围。图1为本专利技术一个实施例的重掺杂P型衬底上生长高阻N型外延层的方法流程图。如图所示，该方法可以包括执行步骤SlOl，提供重掺杂P型衬底；执行步骤S102，在重掺杂P型衬底上生长低阻N型外延层；执行步骤S103，在低阻N型外延层上生长重掺杂N型界面层，在此过程中采用高温烘烤/低温变速赶气减少生长过程中产生的P型杂质，同时在赶气过程中通入N型掺杂气体；执行步骤S104，在重掺杂N型界面层上生长高阻N型外延层。图2至图5为本专利技术一个实施例的重掺杂P型衬底上生长高阻N型外延层的过程剖面图。这些附图均仅作为示例，其并非是按照等比例的条件绘制的，并且不应该以此作为对本专利技术实际要求的保护范围构成限制。本实施例的整个外延层生长采用AMAT Centura 8寸减压外延炉工艺，采用 SRP(扩展电阻图形)曲线来监控得到的外延层的电阻率分布。如图2所示，提供重掺杂P型衬底101，该重掺杂P型衬底101的电阻率范围可以为0. 009 0. 013欧姆厘米。如图3所示，在重掺杂P型衬底101上生长低阻N型外延层102，以抑制/中和重掺杂P型衬底101杂质的反扩。该低阻N型外延层102的厚度为7 μ m左右，电阻率可以为 15欧姆厘米。在本实施例中，在重掺杂P型衬底101上生长低阻N型外延层102之前可以还包括先在重掺杂P型衬底101上生长一薄层本征外延层，厚度一般为1 2 μ m (未图示)。上述本征外延层的生长现有技术都可以完成，故在此不再赘述。如图4所示，在低阻N型外延层102上生长重掺杂N型界面层103，该重掺杂N型界面层103的厚度范围为1 2μπι，使得低阻N型外延层102的界面层是N型的。因电阻率要近于本征还要保证是N型，在此过程中采用高温烘烤/低温变速赶气减少生长过程中产生的P型杂质，消除来自气相过程的自掺杂效应。同时，在赶气过程中通入N型掺杂气体， 从而使整个外延生长过程都是在N型气体环境中。如图5所示，在重掺杂N型界面层103上生长高阻N型外延层104，该高阻N型外延层104的厚度范围可以为13 15 μ m,电阻率范围可以为150 450欧姆厘米，完成高阻 N型外延层的生长。当需要在同一工艺腔中多次重复在重掺杂P型衬底上生长高阻N型外延层的话， 在执行新的工艺循环之前最好先采用HCL刻蚀工艺腔壁和基座，以去除有杂质的涂层，然后在刻蚀过程后在工艺腔壁和基座上淀积一薄层与重掺杂N型界面层103浓度相同的外延层，以保证每一片晶圆之间的外延层特性的均勻性。本专利技术的关键在于采用高温烘烤/低温变速赶气减少气相过程中产生的P型杂质，消除自掺杂效应，同时在赶气过程中通入N型掺杂气体，确保整个外延生长过程都是在 N型气体环境中。另外采用重掺杂N型界面层，保证低阻N型外延层的界面层是N型。本专利技术的高阻N型外延层厚度均勻，在距边IOmm以内的电阻率稳定可控，获得了理想的扩展电阻图形(SRP)曲线，产品成品率达99%以上，能够在8寸线实行量产。本专利技术虽然以较佳实施例公开如上，但其并不是用来限定本专利技术，任何本领域技术人员在不脱离本专利技术的精神和范围内，都可以做出可能的变动和修改。因此，凡是未脱离本专利技术技术方案的内容，依据本专利技术的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本专利技术权利要求所界定的保护范围之内。权利要求1.一种重掺杂P型衬底上本文档来自技高网...

【技术保护点】
１．一种重掺杂Ｐ型衬底上生长高阻Ｎ型外延层的方法，包括步骤：Ａ．提供重掺杂Ｐ型衬底（１０１）；Ｂ．在所述重掺杂Ｐ型衬底（１０１）上生长低阻Ｎ型外延层（１０２）；Ｃ．在所述低阻Ｎ型外延层（１０２）上生长重掺杂Ｎ型界面层（１０３），在此过程中采用高温烘烤／低温变速赶气减少生长过程中产生的Ｐ型杂质，同时在赶气过程中通入Ｎ型掺杂气体；Ｄ．在所述重掺杂Ｎ型界面层（１０３）上生长高阻Ｎ型外延层（１０４）。

【技术特征摘要】

【专利技术属性】
技术研发人员：王海红，史超，何瑞，徐雷军，梁博，
申请(专利权)人：上海先进半导体制造股份有限公司，
类型：发明
国别省市：31