时钟发生电路和使用所述时钟发生电路的延迟锁定环制造技术

本发明专利技术涉及一种时钟发生电路，包括：多个可变延迟单元，被配置为在从多个延迟控制信号中分配给它们的延迟控制信号的控制下控制输入时钟信号的延迟，并输出多个延迟时钟信号；相位比较单元，被配置为将关于输入时钟信号具有预定的相位差的参考时钟信号的相位与从多个可变延迟单元中的任一个可变延迟单元输出的延迟时钟信号的相位进行比较；以及延迟控制单元，被配置为基于来自于相位比较单元的比较结果来产生多个延迟控制信号。

【技术实现步骤摘要】

本专利技术涉及半导体装置，更具体而言，涉及用于配置时钟发生电路和延迟锁定环的技术。
技术介绍
半导体装置与周期性脉冲信号例如时钟信号同步地操作，以便增加操作速度和保证有效的内部操作。根据情况而定，大多数半导体装置使用外部供应的时钟信号或内部产生的时钟信号。输入到半导体装置的外部时钟信号在半导体装置内部被延迟，因此在使用延迟时钟信号来输出数据的情况下，输出的数据不与外部时钟信号同步，这是有问题的。因此，半导体装置通过使用延迟锁定环(DLL)或锁相环(PLL)来补偿外部时钟信号与内部时钟信号之间在定时上的差异。随着外部时钟信号的频率逐渐增加以适应高速操作，产生具有希望的相位的内部时钟信号变得越来越难。
技术实现思路
在本专利技术的一个方面，提出了一种时钟发生电路，包括多个可变延迟单元，每个单元被配置为在从多个延迟控制信号中分配给它的延迟控制信号的控制下控制输入时钟信号的延迟，并输出多个延迟时钟信号；相位比较单元，被配置为将关于输入时钟信号具有预定的相位差的参考时钟信号的相位与从所述多个可变延迟单元中的任一个可变延迟单元输出的延迟时钟信号的相位进行比较；以及延迟控制单元，被配置为基于来自于相本文档来自技高网...

【技术保护点】
１．一种时钟发生电路，包括：多个可变延迟单元，每个单元被配置为在从多个延迟控制信号中相应地分配给它的延迟控制信号的控制下控制输入时钟信号的延迟，并输出多个延迟时钟信号；相位比较单元，所述相位比较单元被配置为将关于所述输入时钟信号具有预定的相位差的参考时钟信号的相位与从所述多个可变延迟单元中的任一个可变延迟单元输出的延迟时钟信号的相位进行比较；以及延迟控制单元，所述延迟控制单元被配置为基于来自于相位比较单元的比较结果来产生所述多个延迟控制信号。

【技术特征摘要】
2010.05.31 KR 10-2010-00513511.一种时钟发生电路，包括多个可变延迟单元，每个单元被配置为在从多个延迟控制信号中相应地分配给它的延迟控制信号的控制下控制输入时钟信号的延迟，并输出多个延迟时钟信号；相位比较单元，所述相位比较单元被配置为将关于所述输入时钟信号具有预定的相位差的参考时钟信号的相位与从所述多个可变延迟单元中的任一个可变延迟单元输出的延迟时钟信号的相位进行比较；以及延迟控制单元，所述延迟控制单元被配置为基于来自于相位比较单元的比较结果来产生所述多个延迟控制信号。2.如权利要求1所述的时钟发生电路，其中，所述多个延迟控制信号根据来自于所述相位比较单元的比较结果而具有不同的电压电平，并且所述多个延迟控制信号的电压电平之间具有预定的倍数差。3.如权利要求2所述的时钟发生电路，其中，所述多个可变延迟单元具有与所述延迟控制信号的电压电平的变化相对应的相同的可变延迟。4.如权利要求1所述的时钟发生电路，其中，所述多个延迟控制信号根据来自于所述相位比较单元的比较结果而被产生为是具有不同码值的数字码，并且所述多个延迟控制信号的码值之间具有预定的倍数差。5.如权利要求4所述的时钟发生电路，其中，所述多个可变延迟单元具有与所述延迟控制信号的码值的变化相对应的相同的可变延迟。6.如权利要求1所述的时钟发生电路，还包括相位反转单元，所述相位反转单元被配置为输出通过对从所述多个可变延迟单元输出的所述多个延迟时钟信号的相位进行反转而获得的信号。7.如权利要求1所述的时钟发生电路，还包括延迟单元，所述延迟单元被配置为延迟所述输入时钟信号并输出参考时钟信号。8.如权利要求1所述的时钟发生电路，其中，所述参考时钟信号是关于所述输入时钟信号具有半个周期的相位差的信号。9.一种时钟发生电路，包括多个可变延迟单元，所述多个可变延迟单元被配置为根据公共延迟控制信号的电压电平来控制输入时钟信号的延迟，并输出多个延迟时钟信号；相位比较单元，所述相位比较单元被配置为将关于所述输入时钟信号具有预定相位差的参考时钟信号的相位与从所述多个可变延迟单元中的任一个可变延迟单元输出的延迟时钟信号的相位进行比较；以及公共延迟控制单元，所述公共延迟控制单元被配置为输出公共延迟控制信号，所述公共延迟控制信号的电压电平根据来自于所述相位比较单元的比较结果而被控制，其中，所述多个可变延迟单元具有与所述公共延迟控制信号的电压电平的变化相对应的不同的可变延迟。10.如权利要求9所述的时钟发生电路，其中，所述多个可变延迟单元的延迟之间具有预定的倍数差。11.如权利要求9所述的时钟发生电路，还包括相位反转单元，所述相位反转单元被配置为输出通过对从所述多个可变延迟单元输出的所述多个延迟时钟信号的相位进行反转而获得的信号。12.如权利要求9所述的时钟发生电路，还包括延迟单元，所述延迟单元被配置为延迟所述输入时钟信号并输出参考时钟信号。13.如权利要求9所述的时钟发生电路，其中，所述参考时钟信号是关于所述输入时钟信号具有半个周期的相位差的信号。14.一种延迟锁定环，包括多个可变延迟单元，每个单元被配置为在从多个延迟控制信号中相应地分配给它的延迟控制信号的控制下控制输入时钟信号的延迟，并输出多个延迟时钟信号；第一相位比较单元，所述第一相位比较单元被配置为将关于所述输入时钟信号具有预定相位差的参考时钟信号的相位与从所述多个可变延迟单元中的任一个可变延迟单元输出的延迟时钟信号的相位进行比较；延迟控制单元，所述延迟控制单元被配置为基于来自于所述第一相位比较单元的比较结果来产生所述多个延迟控制信号；第二相位比较单元，所述第二相位比较单元被配置为将所述输入时钟信号的相位与反馈时钟信号的相位进行比较，并输出相位检测信号；相位控制单元，所述相位控制单元被配置为在所述相位检测信号的控制下输出时钟选择信号和相位混合信号；选择单元，所述选择单元被配置为输出第一延迟时钟信号和第二延迟时钟信号，所述第一延迟时钟信号和所述...

【专利技术属性】
技术研发人员：李惠英，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR