静电放电保护元件及其制作方法技术

本发明专利技术揭露一种静电放电保护元件及其制作方法。静电放电保护元件主要包含一第一晶体管、一第二晶体管以及一静电放电钳制电路。第一晶体管具有一电连接一晶片的一输入/输出脚位的第一漏极、一电连接该晶片的一第一电压输入脚位的第一源极以及一第一栅极，其中第一漏极为一内缩漏极。第二晶体管具有一电连接该输入/输出脚位的第二漏极、一电连接晶片的一第二电压输入脚位的第二源极以及一第二栅极。静电放电钳制电路电连接该第一电压输入脚位与该第二电压输入脚位。本发明专利技术所述静电放电保护元件及其制作方法，能够使静电放电电流流经漏极时流入高压P型/N型阱中而不至集中在表面沟道区域。

【技术实现步骤摘要】

本专利技术关于一种静电放电保护元件，尤指一种在漏极端具有内缩掺杂区的静电放电保护元件。
技术介绍
静电放电(Electrostatic Discharge, ESD)是造成大多数的电子元件或电子系统受到过度电性应力(Electrical Overstress, EOS)破坏的主要因素，使得电子元件或电子系统暂时性失效或造成永久性的毁坏。这种非预期电性应力破坏会导致电子元件受到伤害，影响集成电路antegrated Circuits, IC)的电路功能而使得电子产品工作异常。静电放电破坏的产生，可能肇因于许多因素，而且往往很难避免。例如电子元件或系统在制造、组装、测试、存放等过程中，静电会累积在人体、仪器、储放设备等之中，甚至在电子元件本身也会累积静电，而人们在不知情的情况下，使这些物体相互接触，因而形了一条放电路径，使得电子元件或系统遭到静电放电的肆虐。搭载ESD防护电路的目的是为使集成电路较不易受静电放电破坏。目前半导体集成电路以互补式金属氧化物半导体(CM0Q技术为主，ESD对于精密半导体晶片会造成各种损伤，例如穿透元件内部薄的绝缘层或是损毁MOSFET和CMOS元件的栅极。因此，若半导体晶片中有适当的ESD防护处理，便可以在静电破坏性放电的状况下正常运行。反之，缺乏 ESD防护的元件，就极有可能在遭受严重的ESD损害后，不能正常运行；或是，使得元件遭受部分损坏，含有潜在的缺陷，却又不能短时间内不易发觉，但是结果是导致元件过早失效。在传统的静电放电保护电路架构中，源极或漏极端中所设置的掺杂区通常是直接接触周围的场氧化层(field oxide)，因此在进行静电放电测试，例如电流由漏极端通过栅极下方的沟道区而到达源极端的时候，所测试的电流容易集中在元件的表面沟道区域并烧毁整个元件。因此，如何改良目前的静电放电保护电路架构并提供一种具有较佳稳定性且可安全释放静电放电电流的保护元件即为现今一重要课题。
技术实现思路
因此，本专利技术揭露一种静电放电保护元件，以解决上述已知架构无法有效释放电流并烧毁整个元件的问题。本专利技术揭露一种静电放电保护元件。静电放电保护元件主要包含一第一晶体管、 一第二晶体管以及一静电放电钳制电路。第一晶体管具有一电连接一晶片的一输入/输出脚位的第一漏极，一电连接该晶片的一第一电压输入脚位的第一源极以及一第一栅极，其中第一漏极为一内缩漏极。第二晶体管具有一电连接该输入/输出脚位的第二漏极、一电连接晶片的一第二电压输入脚位的第二源极以及一第二栅极。静电放电钳制电路电连接该第一电压输入脚位以及该第二电压输入脚位。本专利技术所述的静电放电保护元件，该第一源极包含一第一掺杂区与一设于该第一掺杂区中的第二掺杂区，该第一漏极包含一第三掺杂区与一设于该第三掺杂区中的第四掺杂区。本专利技术所述的静电放电保护元件，另包含一薄氧化层设于环绕该第四掺杂区周围的该第三掺杂区所暴露出的表面。本专利技术所述的静电放电保护元件，另包含多个场氧化层设于该第一栅极、该第一掺杂区以及该第三掺杂区之间。本专利技术所述的静电放电保护元件，该第一漏极的该第四掺杂区为一内缩掺杂区， 且该第四掺杂区不接触所述场氧化层。本专利技术所述的静电放电保护元件，该第一源极的该第二掺杂区接触所述场氧化层。本专利技术所述的静电放电保护元件，该第一掺杂区及该第三掺杂区各为一 N型渐进区(n-grade)，且该第二掺杂区及该第四掺杂区各为一 N+掺杂区。本专利技术所述的静电放电保护元件，该第一掺杂区及该第三掺杂区各为一 P型渐进区(p-grade)，且该第二掺杂区及该第四掺杂区各为一 P+掺杂区。本专利技术所述的静电放电保护元件，该静电放电钳制电路包含一第三晶体管电连接该第一电压输入脚位与该第二电压输入脚位。本专利技术亦揭露另一种静电放电保护元件，包含一第一晶体管与一第二晶体管。其中第一晶体管另包含一第一源极、一第一漏极及一第一栅极，该第一源极电连接一晶片的一第一电压输入脚位，该第一源极另包含一第一掺杂区与一设于该第二掺杂区中的第二掺杂区；该第一漏极电连接该晶片的一输入/输出脚位，该第一漏极另包含一第三掺杂区与一设于该第三掺杂区中的第四掺杂区，且该第四掺杂区为一内缩掺杂区。第二晶体管则具有一电连接该输入/输出脚位的第二漏极，一电连接该晶片的一第二电压输入脚位的第二源极以及一第二栅极。静电放电保护元件另包含一静电放电钳制电路，该静电放电钳制电路电连接第一电压输入脚位与第二电压输入脚位。本专利技术另提供一种制作静电放电保护元件的方法，包括提供一半导体基底；形成一栅极于该半导体基底上；以及形成一源极于该栅极一侧的该半导体基底中，该源极电连接一晶片的一电压输入脚位，并形成一漏极于该栅极另一侧的该半导体基底中，该漏极电连接该晶片的一输入/输出脚位，该源极包含一第一掺杂区与一设于该第一掺杂区中的第二掺杂区，该漏极包含一第三掺杂区与一设于该第三掺杂区中的第四掺杂区，且该第四掺杂区为一内缩掺杂区。本专利技术所述的制作静电放电保护元件的方法，另包含形成一薄氧化层于环绕该第四掺杂区周围的该第三掺杂区所暴露出的表面。本专利技术所述的制作静电放电保护元件的方法，另包含形成多个场氧化层于该栅极、该第一掺杂区以及该第三掺杂区之间。本专利技术所述的制作静电放电保护元件的方法，该漏极的该第四掺杂区不接触所述场氧化层。本专利技术所述的制作静电放电保护元件的方法，另包含形成一离子阱于该半导体基底中，且该第一掺杂区、第二掺杂区、第三掺杂区及该第四掺杂区均设于该离子阱中。本专利技术所述的制作静电放电保护元件的方法，该源极的该第二掺杂区接触所述场氧化层。本专利技术所述的制作静电放电保护元件的方法，该第一掺杂区及该第三掺杂区各为一 N型渐进区(n-grade)，且该第二掺杂区及该第四掺杂区各为一 N+掺杂区。本专利技术所述的制作静电放电保护元件的方法，该第一掺杂区及该第三掺杂区各为一 P型渐进区(p-grade)，且该第二掺杂区及该第四掺杂区各为一 P+掺杂区。本专利技术所述，能够使静电放电电流流经漏极时流入高压P型/N型阱中而不至集中在表面沟道区域。附图说明图1为本专利技术较佳实施例的一高压N型金属氧化物半导体(NMOS)晶体管的静电放电防护架构图。图2为图1中匪OS晶体管的布局示意图。图3为本专利技术较佳实施例的一静电放电保护元件的电路示意图。具体实施例方式请同时参照图1及图2，图1为本专利技术较佳实施例的一高压N型金属氧化物半导体 (NMOS)晶体管40的静电放电防护架构图，图2则为图1中NMOS晶体管40的布局示意图。 以下搭配上述图1与图2中形成高压NMOS晶体管40的步骤来进行说明。首先提供一半导体基底20，例如一硅基底。然后以P型离子注入制程于半导体基底20中形成一 P型阱10， 例如一高压P型阱，并接着进行一轻掺杂离子注入，利用一图案化光致抗蚀剂层(图未示) 当作遮罩将N型掺质注入半导体基底20中以形成多个N型漂移区(n-driftS)15。随后进行一隔离制程与场氧化层(field oxide)制程，以于P型阱10表面形成多个由氧化硅所构成的场氧化层12与一 P型隔离结构23。接着利用一图案化光致抗蚀剂层(图未示)当作遮罩于场氧化层12之间的P型阱10中分别形成一 N型渐进区(N-grade) 16。然后于半导体基底20表面依序沉积一厚度约850埃至9本文档来自技高网...

【技术保护点】
１．一种静电放电保护元件，其特征在于，包含：一第一晶体管，具有一电连接一晶片的一输入／输出脚位的第一漏极，一电连接该晶片的一第一电压输入脚位的第一源极以及一第一栅极，其中该第一漏极为一内缩漏极；一第二晶体管，具有一电连接该输入／输出脚位的第二漏极，一电连接该晶片的一第二电压输入脚位的第二源极以及一第二栅极；以及一静电放电钳制电路，电连接该第一电压输入脚位与该第二电压输入脚位。

【技术特征摘要】

【专利技术属性】
技术研发人员：李扬汉，张纯，
申请(专利权)人：普诚科技股份有限公司，
类型：发明
国别省市：71