一种DSP智能芯片复位电路制造技术

本实用新型专利技术公开了一种DSP智能芯片复位电路，它包括连接于DSP智能芯片的脉冲整形电路和多谐振荡电路，DSP智能芯片的初始化信号的输出接至脉冲整形电路的输入，脉冲整形电路的输出接至多谐振荡电路的输入，多谐振荡电路的输出接至DSP智能芯片的复位脚，该脉冲整形电路由电容C5、电解电容C6，电阻R3、电阻R4、电阻R5、二极管D1和三极管Q1构成。采用该电路后，DSP受到外部干扰发生死机时能自动复位，同时能够在DSP上电启动时，复位信号无效，保证DSP的正常启动。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种复位电路，特别是涉及一种DSP智能芯片复位电路。
技术介绍
随着计算机和信息技术的飞速发展，数字信号处理技术应运而生并得到迅速的发展。DSP是一种独特的微处理器，是以数字信号来处理大量信息的器件。目前DSP和DSP智能芯片的应用非常普及，从民用设备到工业、通讯等等各行各业均广泛的应用智能芯片进行自动化控制，特别是电力电子行业采用智能芯片也逐步成为必然的升级过程，但是，由于电力电子行业设备应用的场景更加恶劣，设备外界的ESD、电压浪涌等等普遍存在，对智能芯片的工作产生不利的影响。所以，智能芯片的稳定性工作在受干扰后如何能够恢复正常工作成为智能芯片应用必须解决的一大课题。
技术实现思路
本技术的目的在于克服现有技术之不足，提供一种DSP智能芯片复位电路， 使得DSP受到外部干扰发生死机时能自动复位，同时能够在DSP上电启动时，复位信号无效，保证DSP的正常启动。本技术解决其技术问题所采用的技术方案是一种DSP智能芯片复位电路， 它包括连接于DSP智能芯片的脉冲整形电路和多谐振荡电路，DSP智能芯片的初始化信号的输出接至脉冲整形电路的输入，脉冲整形电路的输出接至多谐振荡电路的输入，多谐振荡电路的输出接至DSP智能芯片的复位脚；该脉冲整形电路由电容C5、电解电容C6，电阻R3、电阻R4、电阻R5、二极管Dl和三极管Ql构成；DSP智能芯片的初始化信号的输出接至电容C5的一端，电容C5的另一端接电阻R4的一端，电阻R4的另一端分别接至三极管Ql的基极和电阻R5的一端，电阻R5的另一端接至三极管Ql的发射极，三极管Ql的发射极接地，电解电容C6的正极接至三极管 Ql的集电极，电解电容C6的负极接至三极管Ql的发射极，电阻R3的一端接直流5V电源， 电阻R3的另一端接至三极管Ql的集电极，二极管Dl的负极分别接至电解电容C6的正极和三极管Ql的集电极，二极管的正极接至多谐振荡电路的输入。所述多谐振荡电路由芯片ICl、电阻Rl、电阻R2、电容Cl、电容C2、电容C3、电容C4 和排线Jl构成；所述的脉冲整形电路的二极管Dl的正极接至芯片ICl的第二管脚，芯片 ICl的第二管脚和第六管脚相连接并接至排线Jl的第二管脚，排线Jl的第一管脚接地，电容C3的一端接至芯片ICl的第二管脚，电容C3的另一端接地，芯片ICl的第一管脚接地， 5V直流电源接至芯片ICl的第四管脚和第八管脚并且ICl的第四管脚和第八管脚相连接， 电容C4的一端接至ICl芯片的第四管脚，电容C4的另一端接地，电阻Rl的一端接至ICl 芯片的第四管脚，电容Rl的另一端分别接至ICl芯片的第七管脚和电阻R2的一端，电阻R2 的另一端接至ICl芯片的第二管脚，电容Cl的一端接至ICl芯片的第五管脚，电容Cl的另一端接地，电容C2的一端接至ICl芯片的第三管脚，电容C2的另一端接地。所述的芯片ICl采用555定时器。本技术的有益效果是，采用硬件方式使得DSP在收到静电、浪涌等影响时可自动复位，无需DSP再定期运行看门狗程序，节约DSP资源，提供DSP的运行速度，同时本电路的组成器件为普通的阻容器件、三极管和555定时器，结构简单，成本低廉，同时根据不同程序的上电启动时间，调节阻容器件参数，可使得DSP的上电启动不受复位电路的影响而正常启动。以下结合附图及实施例对本技术作进一步详细说明；但本技术的一种 DSP智能芯片复位电路不局限于实施例。附图说明图1是本技术的电路原理图；图2是本技术电路工作的各点波形。具体实施方式实施例，参见图1所示，本技术的一种DSP智能芯片复位电路，它包括连接于 DSP智能芯片的脉冲整形电路1和多谐振荡电路2，DSP智能芯片的初始化信号的输出接至脉冲整形电路1的输入，脉冲整形电路1的输出接至多谐振荡电路2的输入，多谐振荡电路 2的输出接至DSP智能芯片的复位脚；该脉冲整形电路1由电容C5、电解电容C6，电阻R3、电阻R4、电阻R5、二极管Dl和三极管Ql构成；DSP智能芯片的初始化信号的输出接至电容C5的一端，电容C5的另一端接电阻R4的一端，电阻R4的另一端分别接至三极管Ql的基极和电阻R5的一端，电阻R5的另一端接至三极管Ql的发射极，三极管Ql的发射极接地，电解电容C6的正极接至三极管 Ql的集电极，电解电容C6的负极接至三极管Ql的发射极，电阻R3的一端接直流5V电源， 电阻R3的另一端接至三极管Ql的集电极，二极管Dl的负极分别接至电解电容C6的正极和三极管Ql的集电极，二极管的正极接至多谐振荡电路2的输入。所述多谐振荡电路2由芯片IC1、电阻R1、电阻R2、电容Cl、电容C2、电容C3、电容 C4和排线Jl构成；所述的脉冲整形电路1的二极管Dl的正极接至芯片ICl的第二管脚， 芯片ICl的第二管脚和第六管脚相连接并接至排线Jl的第二管脚，排线Jl的第一管脚接地，电容C3的一端接至芯片ICl的第二管脚，电容C3的另一端接地，芯片ICl的第一管脚接地，5V直流电源接至芯片ICl的第四管脚和第八管脚并且ICl的第四管脚和第八管脚相连接，电容C4的一端接至ICl芯片的第四管脚，电容C4的另一端接地，电阻Rl的一端接至 ICl芯片的第四管脚，电容Rl的另一端分别接至ICl芯片的第七管脚和电阻R2的一端，电阻R2的另一端接至ICl芯片的第二管脚，电容Cl的一端接至ICl芯片的第五管脚，电容Cl 的另一端接地，电容C2的一端接至ICl芯片的第三管脚，电容C2的另一端接地。所述的芯片ICl采用555定时器。参见图2所示，图2为本电路工作时DSP初始化信号Vin、滤波信号Vp和输出信号 Vout的对照图。DSP的初始化信号Vin正常情况为高频脉冲信号，经过电容C5后，传输至三极管Ql的基极。当DSP的初始化信号Vin为低电平时，三极管Ql截止，5V直流电源通过电阻R3给电解电容C6充电，同时5V直流电源通过电阻Rl、电阻R2给电容C3和电解电容C6充电。当DSP的初始化信号Vin为高电平时，三极管Ql导通，电容C3和电解电容C6 通过三极管Ql快速放电，由于充电慢放电快使得555定时器ICl的第二管脚的电平处于低电平，因此555定时器ICl的第三管脚持续输出高电平，DSP不复位。当DSP的初始化信号 Vin异常时，会持续输入高电平或低电平，由于电容C5的隔直作用，使得三极管Ql —直截止，5V直流电源通过电阻R3给电解电容C6充电，同时5V直流电源通过电阻Rl和电阻R2 给电容C3和电解电容C6充电，因此555定时器ICl的第二管脚的电压逐渐上升，当555定时器ICl的第二管脚的电平上升至555定时器的阈值电平时，555定时器ICl的第三管脚的电平翻转为低电平，DSP复位。 上述实施例仅用来进一步说明本技术的一种DSP智能芯片复位电路，但本技术并不局限于实施例，凡是依据本技术的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均落入本技术技术方案的保护范围内。权利要求1.一种DSP智能芯片复位电路，其特征在于它包括连接于DSP智能芯片的脉冲整形电路和多谐振荡电路，DSP智能芯片的初始化信号的输出接至脉冲整形电路的输入，脉冲整形电路的输出接至多谐振荡电路的输本文档来自技高网...

【技术保护点】
１．一种ＤＳＰ智能芯片复位电路，其特征在于：它包括连接于ＤＳＰ智能芯片的脉冲整形电路和多谐振荡电路，ＤＳＰ智能芯片的初始化信号的输出接至脉冲整形电路的输入，脉冲整形电路的输出接至多谐振荡电路的输入，多谐振荡电路的输出接至ＤＳＰ智能芯片的复位脚；该脉冲整形电路由电容Ｃ５、电解电容Ｃ６，电阻Ｒ３、电阻Ｒ４、电阻Ｒ５、二极管Ｄ１和三极管Ｑ１构成；ＤＳＰ智能芯片的初始化信号的输出接至电容Ｃ５的一端，电容Ｃ５的另一端接电阻Ｒ４的一端，电阻Ｒ４的另一端分别接至三极管Ｑ１的基极和电阻Ｒ５的一端，电阻Ｒ５的另一端接至三极管Ｑ１的发射极，三极管Ｑ１的发射极接地，电解电容Ｃ６的正极接至三极管Ｑ１的集电极，电解电容Ｃ６的负极接至三极管Ｑ１的发射极，电阻Ｒ３的一端接直流５Ｖ电源，电阻Ｒ３的另一端接至三极管Ｑ１的集电极，二极管Ｄ１的负极分别接至电解电容Ｃ６的正极和三极管Ｑ１的集电极，二极管的正极接至多谐振荡电路的输入。

【技术特征摘要】

【专利技术属性】
技术研发人员：曾奕彰，李婷婷，林建全，侯泽治，
申请(专利权)人：厦门科华恒盛股份有限公司，漳州科华技术有限责任公司，
类型：实用新型
国别省市：92