零相位误差锁相环制造技术

本实用新型专利技术属于半导体集成电路设计领域，具体涉及一种零相位误差锁相环，包含鉴频鉴相器PFD，电荷泵CP，环路滤波器LPF，压控振荡器VCO和一分频器，其特征是，所述鉴频鉴相器PFD包含四个输入端口，四个端口输入的信号分别为外部参考源fref、压控振荡器VCO输出的振荡信号fvco、fref经过另一分频器分频M倍得到的参考信号fref_1和fvco经过一分频器分频N倍得到的反馈信号f1。本实用新型专利技术的零相位误差锁相环实现对fref_1和f1鉴频，对fref和fvco鉴相的功能，解决了压控振荡器VCO的输出与输入信号之间存在的不可预测的时延问题，避免了在应用中出现时序问题，有效保证了芯片的工作速度和可靠性。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于半导体集成电路设计领域，具体涉及一种锁相环，锁相环中含有具有锁定指定信号频率、指定信号相位功能的鉴频鉴相器。
技术介绍
随着集成电路技术的飞速发展，单片硅晶体上集成的晶体管数越来越多，且芯片的工作速度也越来越高。与过去的低速低集成度芯片相比，这对时钟的要求更为严格。无论是在片外还是片内，都要求时钟信号的频率稳定度高抖动小，各模块间时钟信号的相位偏移足够小。但是，由于寄生效应的存在，这样的高频高速时钟信号不可能直接从外部输入到芯片内。只能通过增加额外的电路模块如锁相环实现。锁相环将低频高稳定度信号倍频， 得到高速时钟信号后，驱动芯片内部电路。但是，在锁相环反馈回路上的分频器会引入额外的延时，这个延时不仅仅与分频数有关，还与制造工艺、电源电压、温度有关。所以压控振荡器VCO的输出与输入的时钟信号之间有一个不可预测的时延。对于高速时钟信号，这个“很小的”不确定的时延会造成很大的相位差，各模块间(或片内外电路)将不能工作在同一相位下，这将制约芯片的工作速度和可靠性。传统的电荷泵锁相环电路如图6所示，主要的电路模块包括鉴频鉴相器PFD， 电荷泵CP，环路滤波器LPF，压控振荡器VCO和分频器。PFD检测fMf和的相位差，然后 CP将相位差信号转化为电压信号，并经过LPF后控制VCO的输出信号频率。当环路锁定后，fref= f1;，fvco= NXfref，并且 fref 与相位锁定。图6的电路的一个问题在于PFD只检测了与f,ef的相位差。当环路锁定后， 能够实现同频同相。但是分频器的存在导致&与4。存在一个延时差At。图7给出了环路锁定后的波形示意图。由于受到工艺参数、电源电压和环境温度的影响，At的大小是不可预测的，因此导致&。。和fref的相位无法锁定。这在某些应用中会引起严重的时序问题。
技术实现思路
本技术所要解决的技术问题是克服现有技术中的缺陷，解决锁相环在锁定频率后不能锁定压控振荡器VCO输出与输入参考信号间的相位的问题。为解决上述技术问题，本技术提供一种零相位误差锁相环，包含鉴频鉴相器 PFD,电荷泵CP，环路滤波器LPF，压控振荡器VCO和一分频器，其特征是，所述鉴频鉴相器 PFD包含四个输入端口，四个端口输入的信号分别为外部参考源fref、压控振荡器VCO输出的振荡信号fv。。、外部参考源经过另一分频器分频M倍得到的参考信号fMf」和压控振荡器VCO输出的振荡信号fVM经过一分频器分频N倍得到的反馈信号f”所述鉴频鉴相器PFD包含两个输出端口，所述输出端口与所述电荷泵CP输入端连接。所述鉴频鉴相器PFD对外部参考源f,ef和输出振荡信号fv。。的相位锁定，对f,ef」和fl的频率进行锁定。所述鉴频鉴相器PFD包含逻辑门。所述鉴频鉴相器PFD包含MOS管。 所述MOS管为PMOS管和/或匪OS管。所述鉴频鉴相器PFD包含延时模块Delay。本技术所达到的有益效果本技术的零相位误差锁相环实现对i和 &鉴频，对fref和fVM鉴相的功能，解决了压控振荡器VCO的输出与输入信号之间存在的不可预测的时延问题，避免了在应用中出现时序问题，使各模块间(或片内外电路)工作在同一相位下，有效保证了芯片的工作速度和可靠性。附图说明图1是本技术的零相位误差锁相环电路结构；图2鉴频鉴相器零相位误差锁相环锁定后的波形图(M=l、N=4)；图3是图1中鉴频鉴相器的电路图；图4是图3的鉴频鉴相器的波形图；图5是鉴频鉴相器的状态转移图；图6是传统的电荷锁相环电路结构；图7是图6传统锁相环锁定后的波形图。具体实施方式以下结合附图对本技术作进一步描述。以下实施例仅用于更加清楚地说明本技术的技术方案，而不能以此来限制本技术的保护范围。图1是应用了本技术的鉴频鉴相器的电荷泵零相位误差锁相环电路。电路模块包括鉴频鉴相器PFD，电荷泵CP，环路滤波器LPF，压控振荡器VCO和分频器。PFD 将信号输入CP，然后CP将信号转化为电压信号，并经过LPF后控制VCO的输出信号。该鉴频鉴相器设有四个输入端口，较传统的鉴频鉴相器增加了两个输入端口，增加了外部参考源fref和输出振荡信号fv。。的相位锁定功能。工为经过分频器分频M倍得到的参考信号，为fv。。经过分频器分频N倍得到的反馈信号。M=1、N=4为例，当fref」为低电位时，的上升沿被检测；当为低电位时，fvc;。的上升沿被检测。由于工是的分频输出且是fv。。的分频输出，所以fMf—工的低电位脉宽只能是fMf的一个时钟周期，而的低电位脉宽只能是fv。。的一个时钟周期。图2为零相位误差锁相环环路锁定后各点的信号波形。由于与fMf」频率锁定， 4。与相位锁定，所以图3中的“+M”、“+N”分频器引入的延时的影响可以忽略。图3是本技术中一种实施例的鉴频鉴相器的电路图，以M=l、N=4为例，电路包含组合逻辑门，由于无需使用时序触发器，因此本技术中的PFD的工作速度高于传统的PFD。PMOS管mpl和mp2的源极均接到电源电压上，mpl的栅极与mp2的栅极连接， 同时与NMOS管mn5和mn6的栅级连接，mpl的漏极与mn5的漏极连接，mp2的漏极与mn6的漏极连接，mn5的源极与NMOS管mn2的漏极连接，mn6的源极与NMOS管mn4的漏极连接， mn2的栅极连接到参考信号端，mn4的栅极连接到输出振荡信号fv。。端，mn2的源极与NMOS管mnl的漏极连接，mn4的源极与NMOS管mn3的漏极连接，mnl、mn3的源极均接地。 mnl的栅极连接一或非门的输出端ref,，此或非门的两个输入端分别为参考信号fMf端、fref 经过分频器分频1倍得到的参考信号fMf—工端，mn3的栅极连接另一或非门的输出端vccv 此或非门的两个输入端分别为输出振荡信号fv。。端、fv。。经过分频器分频4倍得到的反馈信号端。mpl、mp2的栅极连接后与Delay延时模块一端相连，Delay延时模块另一端连接一与门输出端，与门输入端分别为mpl、mp2的漏极。mpl的漏极与输出信号UP间接由两个反相器组成的锁存器，mp2的漏极与输出信号DN间接由两个反相器组成的锁存器。UP、DN为电路的输出状态信号，UP为上升状态信号，DN为下降状态信号。电路的状态转移过程如图5所示，其中，fref丨、fv。。丨表示被检测的上升沿。假设电路的初始状态为00。当VCCVfvra同时为1时，产生VCO下拉信号将DNb拉为0，则电路状态跳为01。当参考信号f,ef的被检测沿到来时使UP=1，电路的状态由01转化为11。此时 UPb=DNb=O，所以mp 1、mp2将同时开启。经过短暂延时后，UPb、DNb被同时拉到1，则电路恢复到00状态。电路状态由ΟΟ ΟΙ ΙΙ ΟΟ的一次转变过程，就是鉴频鉴相器完成一次检测的过程。UP、DN信号为1的时间差即为fv。。、f,ef被检测沿的时间差，同时表征了输入信号的相位差。通过调节Delay模块的延时，还可以实现去除“死区”的功能。图4中，ref为基准信号，vco为压控振荡器信号，ref下拉信号、vco下拉信号的出现频率分别与fMf—Pf1相同，而fref的上升沿、fv。。的上升沿分别决定了 ref下拉信本文档来自技高网...

【技术保护点】
１．一种零相位误差锁相环，包含鉴频鉴相器ＰＦＤ，电荷泵ＣＰ，环路滤波器ＬＰＦ，压控振荡器ＶＣＯ和一分频器，其特征是，所述鉴频鉴相器ＰＦＤ包含四个输入端口，四个端口输入的信号分别为外部参考源ｆｒｅｆ、所述压控振荡器ＶＣＯ输出的振荡信号ｆｖｃｏ、外部参考源ｆｒｅｆ经过另一分频器分频Ｍ倍得到的参考信号ｆｒｅｆ＿１和压控振荡器ＶＣＯ输出的振荡信号ｆｖｃｏ经过一分频器分频Ｎ倍得到的反馈信号ｆ１。

【技术特征摘要】

【专利技术属性】
技术研发人员：李云初，廖浩勤，孙庭波，赵士燕，
申请(专利权)人：苏州云芯微电子科技有限公司，
类型：实用新型
国别省市：32