本实施方式的半导体装置包括：第一导电型的第一半导体区域；第一导电型的第二半导体区域，形成在所述第一半导体区域的一主面上；第一主电极，形成在所述第一半导体区域的成为所述一主面相反侧的另一主面侧；第二导电型的第三半导体区域，选择性地形成在所述第二半导体区域的成为所述第一半导体区域相反侧的主面；第二主电极，以与所述第三半导体区域接合的方式形成；及第二导电型的多个埋入半导体区域，设置在所述第二半导体区域中成为在所述第一主电极与所述第二主电极之间形成着主电流路径的元件区域的外侧的终端区域。所述埋入半导体区域从所述元件区域越向外侧而离所述第二半导体区域的形成着所述第三半导体区域的主面越远。
【技术实现步骤摘要】
本专利技术涉及一种半导体装置。
技术介绍
纵置式 MOSi7ET (Metal-Oxidelemiconductor Field-Effect ^Transistor，金属氧化物半导体场效应晶体管)或IGBTansulated Gate Bipolar ^Transistor，绝缘栅双极型晶体管)之类的纵置式功率器件中，通过使耗尽层在漂移层的纵向上延长来保持所施加的电压。在这样的器件中，在位于流通电流的单元区域的外周的终端区域，耗尽层也会在横向上变长。因此，在终端区域表面会产生电场。此时，如果因来自器件外部的影响而使终端区域的电场分布发生变化，则会导致器件的耐压或泄漏电流发生变动之类的可靠性变差的情况。如此为了确保纵置式功率器件的可靠性，需要优化终端区域表面的电场分布。当表面的电场高时会引起碰撞电离(Impact Ionization)，所产生的热载流子(hot carrier) 冲入场绝缘膜中。因所冲入的载流子的电荷而导致终端区域的电场分布发生变化，从而引起可靠性变差。此处，为了确保终端耐压，提出在终端区域表面形成保护环(以下也称作 GR(guard ring))层的结构(例如，参照日本专利特开2000-277726号公报)。此外，也提出了在终端区域的漂移层内形成埋入GR层的结构(例如，参照日本专利特开2009-88345 号公报)。在形成着GR层的结构中，可通过GR的个数及GR的间隔等的设计使电场分布发生变化。然而，如果要使表面的电场变小则需要增加GR的个数，从而会导致终端区域变大。在尺寸有限的器件中，终端区域变大，由此会导致产生器件内的流通电流的有效面积变小的问题。
技术实现思路
本实施方式的半导体装置包括第一导电型的第一半导体区域；第一导电型的第二半导体区域，形成在所述第一半导体区域的一主面上；第一主电极，形成在所述第一半导体区域的成为所述一主面相反侧的另一主面侧；第二导电型的第三半导体区域，选择性地形成在所述第二半导体区域的成为所述第一半导体区域相反侧的主面；第二主电极，以与所述第三半导体区域接合的方式形成；及第二导电型的多个埋入半导体区域，设置在所述第二半导体区域中成为在所述第一主电极与所述第二主电极之间形成着主电流路径的元件区域的外侧的终端区域。所述埋入半导体区域从所述元件区域越向外侧而离所述第二半导体区域的形成着所述第三半导体区域的主面越远。另一实施方式的半导体装置包括第一导电型的第一半导体区域；第一导电型的第二半导体区域，形成在所述第一半导体区域的一主面上；第一主电极，形成在所述第一半导体区域的成为所述一主面相反侧的另一主面上；第二导电型的第三半导体区域，选择性地形成在所述第二半导体区域的成为所述第一半导体区域相反侧的主面；第一导电型的第四半导体区域，选择性地形成在所述第三半导体区域；第二主电极，以与所述第三半导体区域及所述第四半导体区域接合的方式形成；控制电极，隔着覆盖在所述第三半导体区域、所述第四半导体区域、及所述第二半导体区域上的栅极绝缘膜而形成；第二导电型的多个埋入半导体区域，设置在所述第二半导体区域中成为在所述第一主电极与所述第二主电极之间形成着主电流路径的元件区域的外侧的终端区域。所述埋入半导体区域从所述元件区域越向外侧则离所述第二半导体区域的形成着所述第三半导体区域的主面越远。附图说明图1是示意性地表示说明第一实施方式的功率MOSFET的构成的一例的剖面图。图2是说明比较例的示意剖面图。图3是示意性地表示说明第一实施方式的其它例的一例的剖面图。图4是示意性地表示说明第一实施方式的其它例的一例的剖面图。图5是示意性地表示说明第一实施方式的其它例的一例的剖面图。图6是示意性地表示说明第一实施方式的其它例的一例的剖面图。图7是示意性地表示说明第二实施方式的功率MOSFET的构成的一例的剖面图。图8是示意性地表示说明第二实施方式的其它例(其一)的功率MOSFET的构成的一例的剖面图。图9是示意性地表示说明第二实施方式的其它例(其二)的功率MOSFET的构成的一例的剖面图。图10是示意性地表示说明第三实施方式的功率MOSFET的构成的一例的剖面图。图11是说明绝缘物的平面图案的示意平面图。图12是示意性地表示说明第三实施方式的其它例(其一)的功率MOSFET的构成的一例的剖面图。图13是示意性地表示说明第三实施方式的其它例(其二)的功率MOSFET的构成的一例的剖面图。图14是说明应用本专利技术的IGBT的示例的示意图。1漏极电极Ia 集电极2 n+漏极层2a n+ 缓冲层(其一)的功率MOSFET的构成 (其二 )的功率MOSFET的构成 (其三)的功率MOSFET的构成 (其四)的功率MOSFET的构成3η漂移层4P柱层5P型基极层6η源极层6a发射极层7栅极绝缘膜8栅极电极9源极电极9a发射极电极11、11，埋入GR层12高阻抗层13场阻止电极14场阻止层15表面GR层16η柱层17绝缘物18多晶娃(娃)19P集电极层21第一主面22第二主面31第三主面dlP型基极层5d2埋入GR层11d3埋入GR层11T沟槽PK峰值具体实施例方式以下，一面参照附图一面对本专利技术的实施方式进行说明。另外，以下的实施方式中，作为一例，将半导体设为硅，并使第一导电型为η型，使第二导电型为P型。此外，对附图中的相同部分标注相同编号。(第一实施方式)图1是示意性地表示说明第一实施方式的功率MOSFET的构成的一例的剖面图。该 MOSFET中，在作为第一半导体区域的η+漏极层2的一主面(第一主面)21(表面)上形成着作为第二半导体区域的η漂移层3。在该η+漏极层2的成为一主面21相反侧的另一主面(第二主面)22(背面)上形成着作为第一主电极的漏极电极1。成为元件中央部的单元部(元件区域)为在导通状态下流通电流的区域。在单元部中的η漂移层3的成为η+漏极层2相反侧的主面(第三主面)31 (表面)，选择性地形成 P型基极层5作为第三半导体区域，在该ρ型基极层5的主面(第四主面)51 (表面)选择性地且条纹状地形成作为第四半导体区域的η源极层6。此外，在从ρ型基极层5及η源极层6经由η漂移层3到达另一 ρ型基极层5及 η源极层6的区域上，隔着膜厚约0. 1 μ m的栅极绝缘膜7例如Si (硅)氧化膜而条纹状地形成着栅极电极8来作为控制电极。以将该栅极电极8夹在中间的方式，在一 ρ基极层5 及η源极层6上、与另一 ρ基极层5及η源极层6上条纹状地形成源极电极9作为第二主电极。而且，在单元部外周的元件终端部(终端区域)的η漂移层3中形成着多个埋入 GR层11。图1所示的例中形成着三个埋入GR层11。另外，埋入GR层11是以例如相对于耐压约100V 200V而设有1个的比例来设置。就形成着多个埋入GR层11的深度而言， 是从元件区域越向位于外侧的场阻止电极13的方向而越深(离η漂移层3的形成着ρ型基极层5的第三主面(表面)31越远)。即，多个埋入GR层11设为从元件区域越向外侧， 沿着从第三主面31朝向第一主面21的方向而离第三主面31越远。如果使用这样的埋入GR层11的结构，则能以短的终端长度获得高终端耐压及高可靠性。至于其理由，将结合图2所示的比较例来进行说明。图2所示的比较例的构成中， 虽然元件区域中本文档来自技高网...
【技术保护点】
１．一种半导体装置，其特征在于：包括：第一导电型的第一半导体区域；第一导电型的第二半导体区域，形成在所述第一半导体区域的第一主面上；第一主电极，形成在所述第一半导体区域的成为所述第一主面相反侧的第二主面侧；第二导电型的第三半导体区域，选择性地形成在所述第二半导体区域的成为所述第一半导体区域相反侧的第三主面；第二主电极，以与所述第三半导体区域接合的方式形成；及第二导电型的多个埋入半导体区域，设置在所述第二半导体区域中成为在所述第一主电极与所述第二主电极之间形成着主电流路径的元件区域的外侧的终端区域；且所述埋入半导体区域从所述元件区域越向外侧，沿着从所述第三主面朝向所述第一主面的方向而离所述第三主面越远。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：斋藤涉，小野升太郎，薮崎宗久，谷内俊治，渡边美穗，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP
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