具有改善的隔离电压性能的微电子组件及其形成方法技术

提供了一种用于形成微电子组件的方法和一种微电子组件。在具有第一浓度的第一掺杂剂类型的基板(20)上形成第一和第二半导体器件(72)。在第一和第二半导体器件下方分别形成具有第二掺杂剂类型的第一和第二掩埋区(28)，其中在其之间具有间隙(34)。在基板上并且在第一和第二半导体器件之间形成至少一个阱区(64、70)。在第一和第二掩埋区之间形成具有第二浓度的第一掺杂剂类型的势垒区(48)并且该势垒区与该第一和第二掩埋区相邻，使得势垒区的至少一部分从第一和第二半导体器件延伸一深度(82)，该深度大于或等于掩埋区的深度。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术通常涉及一种微电子组件和一种用于形成微电子组件的方法，并且更具体地，涉及一种用于形成具有改善的隔离电压性能的微电子组件的方法。
技术介绍
集成电路是在半导体基板(或晶片)上形成的。该晶片随后被切割为微电子管芯或者半导体芯片，其中每个管芯承载各个集成电路。使用线接合或者“倒装芯片”连接将每个半导体芯片连接到封装或者载体基板。然后，在将封装的芯片安装在诸如电子或计算系统之类的系统中之前，典型地将其安装到电路板或者主板。在功率集成电路中，将电压处理能力的范围为从低到非常高的数个半导体器件集成在一起。需要将具有不同特性和性能等级的器件相互隔离以便于防止导致电路操作故障的任何“串扰”。因此，器件-器件隔离电压能力是功率集成电路中的重要参数。已尝试改善隔离电压或电压处理能力的方法之一包括，在单独的半导体器件周围形成“隔离环”。典型地，隔离环利用在半导体器件下方形成的“掩埋”层和围绕该器件的基板中的第一“阱”(或多个阱)，此两者均包括掺杂剂类型与基板相反的半导体材料。在第一阱之间还常常形成掺杂剂类型与基板相同的第二(或隔离阱)。然而，该隔离阱典型地是在基板上的外延层的形成之后形成的，并且结果，不能被形成为足以使隔离电压性能最大化的深度。因此，需要提供一种具有单独半导体器件之间的改善的电压处理能力的微电子组件。此外，需要提供一种具有最小的尺寸和制造成本的组件。而且，通过后面的详细描述和附属权利要求，结合附图和前面的
和
技术介绍
，本专利技术的其他所需特征和特性将是显而易见的。附图说明下面将结合附图描述各个实施例，其中相同的附图标记表示相同的元素，并且图1是半导体基板的侧向剖视图；图2是经历注入工艺以形成基板中的掩埋层的图1的基板的侧向剖视图；图3是经历退火工艺的图2的基板的侧向剖视图；图4是经历注入工艺以形成基板中的势垒区的图3的基板的侧向剖视图；图5是其中形成有势垒区的图4的基板的侧向剖视图；图6是其上形成外延层之后的图5的基板的侧向剖视图；图7是在外延层中形成隔离槽之后的图6的基板的侧向剖视图；图8是在外延层中形成第一组阱之后的图7的基板的侧向剖视图；图9是在外延层中形成第二组阱之后的图7的基板的侧向剖视图；图10是在外延层上形成半导体器件之后形成根据本专利技术的一个实施例的微电子组件的图9的基板的侧向剖视图11是沿线11-11截取的图10的基板的顶视图；图12是根据本专利技术的另一实施例的微电子组件的侧向剖视图；并且图13是根据本专利技术的又一实施例的微电子组件的侧向剖视图。具体实施例方式下面的详细描述在本质上仅是示例性的并且不应限制各个实施例的应用和使用。 而且，不应受前面的
、
技术介绍
和
技术实现思路
或者后面的详细描述中存在的任何明确的或隐含的理论的约束。还应注意，图1-13仅是说明性的并且并非依比例绘制。图1-13图示了根据本专利技术的各个实施例的微电子组件和用于形成微电子组件的方法。在具有第一浓度的第一掺杂剂类型的半导体基板中形成掩埋层。该掩埋层具有第二掺杂剂类型并且被隔开为间隙位于其之间。势垒区在该间隙中形成并且与掩埋层相邻。该势垒区具有第二浓度的第一掺杂剂类型，其中第二浓度高于第一浓度。在一个实施例中，在形成第一和第二掩埋层以及势垒区之后，在半导体基板上形成外延层。在该外延层中形成可具有第二掺杂剂类型的阱区。在掩埋层上方的外延层上形成半导体器件。势垒区在该半导体器件或者外延层的上表面的下方延伸大于或等于掩埋层深度的深度。结果，可以提高半导体器件之间的电压，这可以允许提高器件的操作电压和/或在保持相同的操作电压的同时可以减小单独器件之间的距离。如下文将更加详细描述的，可以在没有额外的加工步骤(即，光阻、光刻等) 的情况下形成势垒区，这使制造时间和制造成本最小。参考图1，图示了半导体基板20，其包括半导体材料，诸如砷化镓(GaAs)、氮化镓 (GaN)或者硅(Si)。基板20具有上表面22、下表面24和例如，约300和1000微米(μ m) 之间的厚度26。基板20的半导体材料可以具有第一传导类型，或者掺杂有第一掺杂剂类型，如本领域中公知的。在图1中图示的示例中，基板20是“P型”半导体基板并且掺杂有浓度达到例如，约1. 0X IO15原子/厘米3的硼⑶。尽管仅图示了半导体基板20的一部分，但是应当理解，基板20可以是具有例如约150、200或300毫米的直径的半导体晶片。此外，尽管没有特别图示，但是可将基板20 分为多个管芯，如本领域中公知的。而且，尽管随后的工艺步骤可被示为仅对基板20的小部分执行，但是应当理解，可以基本上对整个基板20执行或者对多个管芯同时执行每个步骤。而且，尽管没有示出，但是应当理解，可以通过淀积和移除多个额外的加工层，诸如公知的光刻胶层，来促进下文描述的加工步骤。如图2中图示的，首先在基板20的上表面22中形成多个掩埋层观(或区)。在一个实施例中，使用离子注入形成掩埋层观并且该掩埋层观具有厚度30，或例如，在上表面22下方的约1和2 μ m之间的深度，以及例如4和5 μ m之间的宽度32。如示出的，掩埋层观被隔开为使得例如，1和3 μ m之间的宽度36的间隙34位于其之间。如公知的，离子注入工艺将掩埋层观中的基板20的半导体材料改变为第二传导类型(即，经由第二掺杂剂类型)。在一个实施例中，掩埋层观包括掺杂有约1. 0 X IO19原子/厘米3的相对高浓度的锑(Sb)的“N型”半导体材料。如图3中示出的，基板20随后经历使用加热元件38的退火工艺。在该退火工艺中，氧化物层40被形成为基板20的上表面22上的副产物。作为掩埋层28中的增加的掺杂的结果，在掩埋层观上形成的氧化物层40的部分42具有例如，2000和4000埃(A)之间的增加的厚度44，而氧化物层40的剩余部分具有1000和2000 A之间的厚度46。参考图4和5，基板20随后经历与图2所示相似的注入工艺(例如，离子注入)。 由于掩埋层观上方的氧化物层40的部分42的增加的厚度44(图3所示)，通过氧化物层 40注入的数量减少的离子到达和渗入掩埋层28处的基板20的上表面22。然而，如图示了氧化物层40被移除之后的基板20的图5所示，作为离子注入工艺的结果，在掩埋层观之间的间隙34中形成了势垒区(或隔离区)48。具体参考图5，势垒区48可被理解为在与间隙 34相邻的特定对的掩埋层观的相对的第一(或者“内部”或相邻)末端50之间形成并且与该末端50相邻，该末端50与该特定对的掩埋层观的第二(或者“外部”或相对)末端52 相对。势垒区48可以具有第一传导类型(即，P型)并且掺杂有例如，浓度约为1.0X IO19 原子/厘米3的硼。应当注意，在一个实施例中，势垒区48具有与基板20相同的掺杂剂类型，但是具有更高的浓度。尽管没有具体图示，但是应当理解，图4中示出的离子注入工艺还可以使离子被注入到掩埋层观的上部分。然而，由于掩埋层观中的N型掺杂剂的高浓度，以及掩埋层观上的氧化物层40的增加的厚度44(图3所示)，该注入可被忽略。如图6中图示的，随后在基板20的上表面22上生长外延层M。外延层M可以具有例如，2和5 μ m之间的厚度56，并且外延层M的半导体材料可以具有第一传导类型(即， P型)。在本专利技术的一个实施例中，外本文档来自技高网...

【技术保护点】
１．一种用于构造微电子组件的方法，包括：在具有第一浓度的第一掺杂剂类型的基板上形成第一和第二半导体器件；在所述第一和第二半导体器件的下方分别形成具有第二掺杂剂类型的第一和第二掩埋区，所述第一和第二掩埋区之间具有间隙，所述第一和第二掩埋区均具有与所述间隙相邻的第一末端和与所述间隙相对的第二末端，所述第一末端从所述第一和第二半导体器件延伸第一深度；在所述基板上并且在所述第一和第二半导体器件之间形成至少一个阱区；以及在所述第一和第二掩埋区的所述第一末端之间形成具有第二浓度的所述第一掺杂剂类型的势垒区并且所述势垒区与所述第一末端相邻，使得所述势垒区的至少一部分从所述第一和第二半导体器件延伸第二深度，所述第二浓度大于所述第一浓度，并且所述第二深度大于或等于所述第一深度。

【技术特征摘要】
【国外来华专利技术】2007.02.28 US 11/680,3161.一种用于构造微电子组件的方法，包括在具有第一浓度的第一掺杂剂类型的基板上形成第一和第二半导体器件；在所述第一和第二半导体器件的下方分别形成具有第二掺杂剂类型的第一和第二掩埋区，所述第一和第二掩埋区之间具有间隙，所述第一和第二掩埋区均具有与所述间隙相邻的第一末端和与所述间隙相对的第二末端，所述第一末端从所述第一和第二半导体器件延伸第一深度；在所述基板上并且在所述第一和第二半导体器件之间形成至少一个阱区；以及在所述第一和第二掩埋区的所述第一末端之间形成具有第二浓度的所述第一掺杂剂类型的势垒区并且所述势垒区与所述第一末端相邻，使得所述势垒区的至少一部分从所述第一和第二半导体器件延伸第二深度，所述第二浓度大于所述第一浓度，并且所述第二深度大于或等于所述第一深度。2.如权利要求1所述的方法，其中所述至少一个阱区包括具有所述第二掺杂剂类型的第一和第二阱区，所述第一和第二阱区分别位于所述第一和第二掩埋区上方且与其相邻并且被布置为，使得所述第一和第二掩埋区之间的所述间隙进一步在所述第一和第二阱区之间延伸。3.如权利要求2所述的方法，进一步包括在所述第一和第二阱区之间形成具有第三浓度的所述第一掺杂剂类型的势垒阱，所述第三浓度大于所述第一浓度。4.如权利要求3所述的方法，其中所述第一和第二阱区均具有与所述间隙相邻的第一侧面和与所述间隙相对的第二侧面。5.如权利要求4所述的方法，其中所述间隙具有所述第一和第二掩埋区的所述第一末端处的第一宽度以及所述第一和第二阱区的所述第一侧面处的第二宽度，所述第一宽度基本上等于所述第二宽度。6.如权利要求5所述的方法，进一步包括在所述基板上形成外延层，所述第一和第二掩埋区以及所述势垒区的所述形成至少部分地发生在所述外延层的所述形成之前。7.如权利要求4所述的方法，其中所述间隙具有所述第一和第二掩埋区的所述第一末端处的第一宽度以及所述第一和第二阱区的所述第一侧面处的第二宽度，所述第一宽度大于所述第二宽度。8.一种用于构造微电子组件的方法，包括在具有第一浓度的第一掺杂剂类型的半导体基板中形成之间具有间隙的第一和第二掩埋层，所述第一和第二掩埋层具有第二掺杂剂类型并且均具有与所述间隙相邻的第一末端和与所述间隙相对的第二末端；在所述间隙中形成势垒区并且所述势垒区与所述第一和第二掩埋层的所述第一末端相邻，所述势垒区具有第二浓度的所述第一掺杂剂类型，所述第二浓度高于所述第一浓度；在所述第一和第二掩埋层和所述势垒区的所述形成之后在所述半导体基板上形成外延层；在所述各个第一和第二掩埋层上方在所述外延层上形成第一和第二半导体器件；以及分别在所述第一和第二掩埋层的所述第一末端上方在所述外延层中形成具有所述第二掺杂剂类型的第一和第二阱区。9.如权利要求8所述的方法，其中所述第一和第二掩埋层的所述第一末端从所述第一和第二半导体器件延伸第一深度并且所述势垒区的至少一部分从所述第一和第二半导体器件延伸第二深度，所述第二深度大于或等于所述第一深度。10.如权利要求9所述的方法，其中所...

【专利技术属性】
技术研发人员：闵元基，韦罗尼克·C·马卡里，左将凯，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US