一种准循环低密度奇偶校验码并行编码电路制造技术

本发明专利技术公开了一种准循环低密度奇偶校验码并行编码电路。它包括一个或多个编码电路单元，编码电路单元包括第一寄存器组1、与门阵列2、异或门组3和第二寄存器组4；所述第一寄存器组和第二寄存器组根据循环置换矩阵的维数L均由L个寄存器构成；所述异或门组根据循环置换矩阵的维数L由L个异或门构成；所述第一寄存器组的输出端和与门阵列的输入端连接，与门阵列的输出端与异或门组的输入端连接，异或门组的输出端与第二寄存器组的输入端连接，第二寄存器组的输出端与异或门组的输入端连接。本发明专利技术实现了准循环低密度奇偶校验码的并行编码，编码复杂度低，速度快，循环置换矩阵的秩和维数不受限制，并行因子不受限制，灵活度高，且兼具面积小的优点。

Quasi cyclic low density parity check code parallel coding circuit

The invention discloses a quasi cyclic low-density parity check code parallel coding circuit. It includes one or more encoding circuit unit, unit encoding circuit includes a first register group 1, 2 gate array and XOR gate in group 3 and second register group 4; the first second registers and register group according to dimension L cyclic permutation matrix by the L registers; the XOR gate group according to the dimension L cyclic permutation matrix by L XOR gate; the output end of the first set of registers and gate array is connected with the output end of the gate array and XOR gate group is connected with the output end of the XOR gate group second registers connected with the input end of the second, and the output end of the register group XOR gate group is connected with the input terminal. The invention realizes the parallel encoding of quasi cyclic LDPC codes, low encoding complexity, speed, rank and dimension cyclic permutation matrix is not restricted, the parallel factor is not restricted, high flexibility, and has the advantages of small area.

【技术实现步骤摘要】

本专利技术涉及编码电路，尤其涉及一种准循环低密度奇偶校验码并行编码电路。
技术介绍
Villager在1962年专利技术提出了低密度奇偶校验码，但是直到最近人们才慢慢认 识到它性能优良且具有极大的实用价值。低密度奇偶校验码是一类具有优良性能的线性分 组码，特定构造的低密度奇偶校验码可以获得接近香农限的优异性能，使其成为当前研究 和应用的热点，在通信及存储领域均可以见到它的身影。低密度奇偶校验码的校验矩阵由 稀疏矩阵构成，使得低密度奇偶校验码存在高效的译码算法，采用置信传播算法的译码复 杂度和码长呈线性关系，克服了分组码在码长较长时所面临的巨大译码复杂度问题，然而 较高编码复杂度一直是其缺点之一。低密度奇偶校验码的H校验矩阵构造有两种方式一 种是随机化构造，主要是对校验矩阵设定限制，如最小环长girth值或节点度分布等，再利 用计算机搜索随机生成要求的H矩阵；另一种是结构化构造，利用代数和几何工具构造H矩 阵，使其具有规则结构，便于编码。低密度奇偶校验码可以采用线性分组码通用编码方式进 行编码，对H校验矩阵采用高斯消元法，产生下三角矩阵，然后采用初等变换得到H= 形式，由G=得到生成矩阵，并由c=m · G进行编码得到相应码字。尽管低密度奇偶校 验码的H矩阵是稀疏的，但其生成矩阵G可能并不稀疏，采用通用编码方式需要0 (η2)的硬 件复杂度，η为码长，当码长超过IO3时，复杂度让人难以接受。使用低密度奇偶校验码所遇到的关键问题之一是其具有较高的编码复杂度和编 码时延，而作为低密度奇偶校验码分类之一的准循环低密度奇偶校验码，具有线性编码复 杂度，更利于硬件实现，具有非常重要的应用价值。首先由于其生成矩阵G具有循环结构， 这使得它可以采用线性移位反馈寄存器(LFSR)并在线性时间内完成编码，从而大大降低编 码复杂度；其次它的译码可以采用计数器寻址，并能实现并行结构，从而大大提高译码吞吐 率。合理设计的准循环低密度奇偶校验码在性能方面，无论是误码率，误帧率，还是错误平 层等，都近似于随机构造的低密度奇偶校验码。因此准循环低密度奇偶校验码在硬件实现 的低密度奇偶校验码纠错方案中得到了较多的应用。准循环低密度奇偶校验码的校验矩阵 Η, :形式如下权利要求1. 一种准循环低密度奇偶校验码并行编码电路，其特征在于包括一个或多个编码电路 单元，编码电路单元包括第一寄存器组(1)、与门阵列O)、异或门组C3)和第二寄存器组 (4)；所述第一寄存器组(1)和第二寄存器组(4)根据循环置换矩阵的维数Z均由Z个寄存 器构成；所述异或门组⑶根据循环置换矩阵的维数Z由Z个异或门构成；所述第一寄存器 组⑴的输出端和与门阵列⑵的输入端连接，与门阵列⑵的输出端与异或门组⑶的 输入端连接，异或门组⑶的输出端与第二寄存器组⑷的输入端连接，第二寄存器组⑷ 的输出端与异或门组O)的输入端连接。全文摘要本专利技术公开了一种准循环低密度奇偶校验码并行编码电路。它包括一个或多个编码电路单元，编码电路单元包括第一寄存器组1、与门阵列2、异或门组3和第二寄存器组4；所述第一寄存器组和第二寄存器组根据循环置换矩阵的维数L均由L个寄存器构成；所述异或门组根据循环置换矩阵的维数L由L个异或门构成；所述第一寄存器组的输出端和与门阵列的输入端连接，与门阵列的输出端与异或门组的输入端连接，异或门组的输出端与第二寄存器组的输入端连接，第二寄存器组的输出端与异或门组的输入端连接。本专利技术实现了准循环低密度奇偶校验码的并行编码，编码复杂度低，速度快，循环置换矩阵的秩和维数不受限制，并行因子不受限制，灵活度高，且兼具面积小的优点。文档编号H03M13/11GK102130694SQ201110047480公开日2011年7月20日 申请日期2011年2月28日 优先权日2011年2月28日专利技术者张雷雷, 李袁鑫, 沈海斌, 陈武 申请人:浙江大学本文档来自技高网...

【技术保护点】
１．一种准循环低密度奇偶校验码并行编码电路，其特征在于包括一个或多个编码电路单元，编码电路单元包括第一寄存器组（１）、与门阵列（２）、异或门组（３）和第二寄存器组（４）；所述第一寄存器组（１）和第二寄存器组（４）根据循环置换矩阵的维数Ｌ均由Ｌ个寄存器构成；所述异或门组（３）根据循环置换矩阵的维数Ｌ由Ｌ个异或门构成；所述第一寄存器组（１）的输出端和与门阵列（２）的输入端连接，与门阵列（２）的输出端与异或门组（３）的输入端连接，异或门组（３）的输出端与第二寄存器组（４）的输入端连接，第二寄存器组（４）的输出端与异或门组（２）的输入端连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：沈海斌，张雷雷，陈武，李袁鑫，
申请(专利权)人：浙江大学，
类型：发明
国别省市：86