信息处理装置及控制方法制造方法及图纸

一种信息处理装置及控制方法，处理装置具有：第１寄存器文件；第２寄存器文件，其保存第１寄存器文件所保存的数据的一部分；运算单元，其使用从第２寄存器文件读出的数据进行运算，并把运算结果作为输出数据进行输出；和指示单元，其发出写入指示及第１和第２发生指示，该写入指示用于指示向第１和第２寄存器文件双方写入输出数据及其错误检测码，该第１和第２发生指示用于指示第１和第２寄存器文件各自的伪故障生成。处理装置还具有：第１控制单元，其在接收到写入指示和第１发生指示时，发出第１生成指示；第１生成单元，其在接收到第１生成指示时，根据输出数据和错误检测码生成第１伪故障数据，并输出给第１寄存器文件；以及同样的第２控制单元和第２生成单元。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及对故障发生进行仿真的技术。
技术介绍
公知在一般的信息处理装置中，有在寄存器文件等发生故障而使得数据产生错误的情况下检测错误的机构、以及自动纠正所检测到的错误并从故障状态下恢复的各种机构。在信息处理装置的试制阶段和实际制造阶段的检査过程中，需要分别确认以下机构都正常动作，所述机构包括使用奇偶校验来检测错误的机构、使用纠错码(ECC)来检测错误并进行纠正的机构、根据错误检测由硬件自动进行指令的再执行的机构、以及根据错误检测通过软件的中断来进行程序的再执行的机构等。艮卩，需要对这些机构进行排除故障(debug)。以下，把作为排除故障的对象的这些机构统称为"排除故障对象机构"。为了进行排除故障对象机构的排除故障，需要预先在信息处理装置内的中央处理装置(CPU)中嵌入发生伪故障(以下称为伪故障)的电路，以便仿真故障的发生。图1是表示嵌入了发生伪故障的电路的以往的中央处理装置的结构的功能方框图。图1是抽取了构成CPU i00的各个部分中与发生伪故障相关联的部分的图。在通常动作时，运算部102使用从寄存器文件101读出的数据进行运算，将运算结果写回到寄存器文件101中。控制部103控制整个运算的执行，该控制例如包括向寄存器文件101的数据写入指示。另外，CPU100具有由硬件、固件、及/或软件实现的排除故障对象机构(未图示)、和伪故障数据生成电路104。并且，控制部103也进行切换以下模式的控制，即如上所述进行通常的运算的通常模式、和用于对排除故障对象机构排除故障的排除故障模式。伪故障数据生成电路104设置在从运算部102到寄存器文件101的路径的中途。在通常模式时，从运算部102输出的运算结果被输入伪故障数据生成电路104，伪故障数据生成电路104将该输入直接输出给寄存器文件101。另一方面，在排除故障模式时，控制部103指示伪故障数据生成电路104发生伪故障。并且，伪故障数据生成电路104按照伪故障发生指示，根据从运算部102输入的运算结果生成伪故障数据，并输出给寄存器文件101。代表性的伪故障数据是所输入的运算结果中、使1位以上的位值反转得到的数据。通过以上动作，运算结果在被转换为伪故障数据后写入寄存器文件101，所以能够仿真故障的发生。这样仿真出来的故障即伪故障被用于排除故障对象机构的排除故障。有关发生伪故障的公知文献例如有专利文献1 4。专利文献l的装置具有出错位设定器，其能够设定任意的出错位；和选择器，其选择来自通常使用的出错位生成电路的输出和来自出错位设定器的输出中的一个。选择器的输出在出错位解码电路中进行解码，并通过数据校正电路求出解码结果与存储在寄存器中的数据的"异或"(XOR)。因此，通过由选择器选择出错位设定器，从数据校正电路输出在任意位产生了错误的数据。专利文献2的电路具有组合了计数器和解码器的控制电路，以便能够指定纠错电路能够纠错的错误的全部类型。控制电路输出与数据和ECC的各个位对应的错误发生用控制位。这些错误发生用控制位分别在伪故障发生电路中进行与对应的数据的位或对应的ECC的位的"异或"运算。因此，能够发生纠错电路能够纠错的全部类型错误的伪故障。在专利文献3的电路中，在微程序控制方式的中央处理装置中，在表示使发生伪故障的定时的时刻信号为逻辑电平"l"时，故障指示触发器被置位，如果表示故障发生只是1次的模式触发器、和表示已经发生故障的履历触发器中的至少一方没有被置位，则在1个时钟期间，故障发生触发器被置位，而通知故障。专利文献4的电路能够对进行相应寄存器的值的奇偶校验的多个奇偶校验电路的每一个，设定是否使检测故障的对象即寄存器发生伪故障。在设定为使伪故障发生时，通过异或电路使检测故障对象的寄存器的奇偶校验位反转。以上所述有关发生伪故障的各种技术已被公知。另一方面，还知道一种具有多个寄存器文件的CPU，用于从具有多个条目(entry)的大规模寄存器文件中快速读出数据。例如，专利文献5的装置具有主寄存器文件(MRF)，其具有多个寄存器窗口；当前窗口寄存器(CWR)，其保存由当前窗口指针(CWP)指示的当前的寄存器窗口的数据的复制；当前窗口更换缓存器(CRB)，其先读出下一个应该保存在CWR中的寄存器窗口的数据并保存；和运算部，其从CWR或CRB读出数据并执行运算。但是，在具有多个寄存器文件的CPU中，在按照以往的方法使伪故障发生时，存在不能对排除故障对象机构充分排除故障的问题。例如，假设图1中的寄存器文件101由具有多个条目的大规模的寄存器文件(以下称为MRP， MRP是Master Register File (主寄存器文件)的简称)、和只复制并保存MRF的一部分条目的数据的小规模的寄存器文件(以下称为WRJF， WRF是Working Register File (工作寄存器文件)的简称)构成。并且，假设运算部102从WRF读出数据，运算结果被写回到MRF和WRF双方中。该情况时，根据图l所示的结构，从伪故障数据生成电路104输出的相同的伪故障数据被写入MRF和WRF双方中。因此，伪故障数据生成电路104能够仿真的类型只是在构成寄存器文件101的MRF和WRP双方同时产生相同故障的类型。艮P，在图1所示的以往的结构中，不能相对于WRF独立地只对在MRF中产生的故障进行仿真，而不能对作为MRF用而设置的排除故障对象机构独立排除故障。然而，对以下情况排除故障是至关重要的对只在MRF中产生的故障进行仿真并且该故障是否被正确检测、以及数据是否被正确纠正。因此，期望对只在MRF中产生的故障进行仿真的功能。其中一个原因是虽然能够由MRF来恢复WRF，但是反过来则不行。 即使WRF发生了故障，如果MRF是正常的，通过从MRF重新复制数 据，能够容易地将WRF的数据恢复。但是，在MRF发生故障时，在 WRF中只保存了 MRF保存的数据中的一部分，所以不能由WRF来恢复 MRF的数据。因此，例如需要从高速缓存器或主存储器读出数据来恢复 MRF的数据等的措施。即，发生于MRF的故障相比发生于WRF的故障， 其影响的范围更大，所以对只在MRF产生的故障进行仿真的功能很重要。并且，另一个原因是MRF的规模比WRF大，在MRF发生因中子 等造成的软错误的频度高于WRF中的软错误的发生频度。这样，由于实 际的故障的发生频度不同，所以要求对虽然WRF没有产生故障但在MRJF 产生了故障的实际类型进行仿真。专利文献1:日本特开昭58—043044号公报专利文献2:日本特开昭59—200349号公报专利文献3:日本特开昭61—267840号公报专利文献4:日本特开平4一109340号公报专利文献5:日本特开2007—087108号公报
技术实现思路
上述讨论不限于信息处理装置中包含的CPU，对于具有多个寄存器 文件的处理装置即一般处理器也成立。本专利技术的目的在于，在具有第1 寄存器文件、和保存该第1寄存器文件所保存的数据的--部分的第2寄 存器文件的处理装置中，该处理装置至少能够对单独发生于第1寄存器 文件的故障进行仿真。本专利技术的处理装置具有第1和第2寄存器文件、运算单元、指示单 元、第1和第2控制单元、及第1和第2生成单元。所述第2寄存器文件保存所述第1寄存器文件所保存的数据的一部 分。所述运算本文档来自技高网...

【技术保护点】
一种处理装置，其特征在于，该处理装置具有；　　　　第１寄存器文件；　　　　第２寄存器文件，其保存该第１寄存器文件所保存的数据的一部分；　　　　运算单元，其使用从该第２寄存器文件读出的数据进行运算，并把运算结果作为输出数据进行输出；　　　　指示单元，其发出写入指示及第１和第２发生指示，所述写入指示指示向所述第１和第２寄存器文件双方写入所述输出数据和用于检测该输出数据的错误的错误检测码，所述第１和第２发生指示指示所述第１和第２寄存器文件各自的伪故障生成；　　　　第１控制单元，其在接收到所述写入指示和所述第１发生指示时，发出第１生成指示；　　　　第１生成单元，其在接收到所述第１生成指示时，根据所述输出数据和所述错误检测码生成第１伪故障数据，并输出给所述第１寄存器文件，在没有所述第１生成指示时，将所述输出数据和所述错误检测码输出给所述第１寄存器文件；　　　　第２控制单元，其在接收到所述写入指示和所述第２发生指示时，发出第２生成指示；以及　　　　第２生成单元，其在接收到所述第２生成指示时，根据所述输出数据和所述错误检测码生成第２伪故障数据，并输出给所述第２寄存器文件，在没有所述第２生成指示时，将所述输出数据和所述错误检测码输出给所述第２寄存器文件。...

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：菅竜二，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]