一种可连接到主机装置２００的具有ＮＡＮＤ型闪速存储器的存储器卡１００，能够在第一电压（３．３Ｖ）或第二电压（１．８Ｖ）下向／从主机装置２００发送／接收信号，并能够安全地改变发送／接收信号的信号电压，该存储器卡在信号电压被切换时通过与主机装置２００的握手处理来互相检查信号电压。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及包括半导体存储器部分的存储器装置、主机装置、存储器系统、存储器 装置控制方法、主机装置控制方法和存储器系统控制方法，更具体而言，涉及能够改变数据 传送信号的电压的存储器装置等等。
技术介绍
近年来，半导体存储装置，例如作为非易失性半导体存储介质的闪速存储器卡，已 经得到开发，并广泛地用作信息装置(例如，作为主机装置的数码相机)的外部存储装置。 随着主机装置处理的数据量的增长，闪速存储器的容量和密度也得到增加。NAND型闪速存储器是这样一种闪速存储器，其特征为容量大，近年来特别地广泛 用于例如文件存储器之类的应用。NAND型闪速存储器使用注入到由浮置(floating)栅构成的捕获层中的电荷，或 经由隧道绝缘膜注入到多层膜中的电荷，换而言之，注入到电荷累积层中的电荷，根据该电 荷的量将其用作数字位(bit)信息，并将该数字位信息读出为两值或多值信息。不同于诸 如DRAM的破坏性读取类型的存储器，NAND型闪速存储器可以在不损害数据的情况下读取 数据。要求半导体存储装置实现更高速度的写入和读取，并要求其增加传送总线的总线 传送率。为此，例如，定义了允许快速数据传送的高速模式规范，其中存储器卡总线的传送 时钟频率从通常模式下的25MHz增加到50MHz。另一方面，日本专利申请特开公开No. 2007-11788公开了一种用于更快速数据 传送的存储器卡，其提供了超高速模式，该模式通过在从主机装置供应的时钟信号的上升 沿和下降沿同步发送/接收数据，来实现在与高速模式同样的时钟频率下两倍的数据传送率。然而，增加传送时钟频率引起了这样的问题，S卩，屏蔽不必要的辐射电磁波，也就 是，对EMI (电磁敏感度)采取矫正措施。此外，增加传送时钟频率还导致存储器卡的电力 消耗增加的问题。为了解决这些问题，有效的是减小存储器卡和主机装置之间的发送/接收信号的 信号电压。然而，在改变发送/接收信号的信号电压时，会施加比预期更高的电压，增加存 储器卡或主机装置的I/O单元受到破坏的可能性。
技术实现思路
解决问题的方法本专利技术的实施例提供一种可连接到主机装置的存储器装置，包括非易失性存储 器部分；第一 I/O单元，其在选自第一电压和比所述第一电压低的第二电压的任一信号电 压下分别经由命令信号线、响应信号线、时钟信号线或数据信号线向/从所述主机装置发送和接收命令信号、响应信号、时钟信号或数据信号；第一调节器，其输出所述第一电压和 所述第二电压；以及存储器控制器，其一旦从所述主机装置接收到请求将所述信号电压从 所述第一电压切换到所述第二电压的所述命令信号，就使用响应信号向所述主机装置发送 指示出所述信号电压将被切换的信息，将所述第一调节器输出的电压从所述第一电压切换 到所述第二电压，并且一旦检测到在流逝预定时间之后向所述时钟信号线施加了接地电平 (level)之外的电压，就向处于接地电平的所述响应信号线和所述数据信号线施加所述第 二电压，并在所述第二电压的信号电压下开始进行发送/接收。附图说明图1是示出根据一个实施例的由存储器卡和主机装置构成的存储器系统的配置 的示意图；图2是示出根据实施例的存储器系统的电力电路部分的配置的示意图；图3A是示出根据实施例的存储器系统中的信号电压切换操作的流程图；图3B是示出根据实施例的存储器系统中的信号电压切换操作的流程图；图4是根据实施例的存储器系统中的信号电压切换操作期间的总线时序图；图5是根据实施例的存储器系统中的信号电压切换操作期间的总线时序图；图6是示出根据实施例的存储器卡和主机装置的I/O单元的部分配置的部分配置 图；图7A示出根据实施例的由主机装置发送的切换命令的参数示例；图7B示出根据实施例的由主机装置发送的切换命令的参数示例；图8A是示出根据第二实施例的存储器系统中的信号电压切换操作的流程图；图8B是示出根据第二实施例的存储器系统中的信号电压切换操作的流程图；图9是根据第二实施例的存储器系统中的信号电压切换操作期间的总线时序图； 以及图10是根据第二实施例的存储器系统中的信号电压切换操作期间的另一总线时 序图。具体实施例方式<第一实施例>下文中，将参考附图解释根据本专利技术第一实施例的存储器卡100(作为存储器装 置)、主机装置200以及装备有上述存储器卡100和主机装置200的存储器系统1。图1是示出由存储器卡100和主机装置200构成的存储器系统1的配置的示意图， 图2是示出存储器系统1的电力电路部分的配置的框图。如图1所示，存储器卡100可连接到主机装置200，并且是连接到主机装置200的 SD存储器卡(注册商标)，其用作主机装置200的外部存储装置。主机装置200的实例包括 信息处理装置，包括处理诸如图像数据或音乐数据的各种数据的个人计算机和数码相机。 主机装置200包括I/O单元209，用于发送/接收命令信号、响应信号、时钟信号和数据信 号，也就是，发至/来自所连接的存储器卡100和主机控制部分251的传输信号，主机控制 部分251控制传输信号等等的发送/接收。9存储器卡100包括，由非易失性存储器构成的存储器部分150、控制存储器部分 150和传输信号的发送/接收等等的存储器控制器151、用于输入/输出数据的I/O单元 121以及连接器152 (包括针脚1到针脚9)。存储器控制器151经由例如8位总线宽度连 接到存储器部分150。当存储器卡100附接到主机装置200时，连接器152电连接到主机装置200。在 SD存储器卡(注册商标)的标准中定义了信号线到连接器152中包含的针脚1到针脚9的 分配。也就是，用以发送和接收数据信号的数据DAT0、DAT1、DAT2和DAT3分别被分配到 针脚7、针脚8、针脚9和针脚1。此外，针脚1还被分配给卡检测信号CD。命令信号CMD以 及作为存储器卡100对此命令信号的响应信号的响应信号RES被分配到针脚2。时钟信号 CLK被分配到针脚5。供电电压(supply voltage) VDD被分配到针脚4，接地电压VSSl被分 配到针脚3，接地电压VSS2被分配到针脚6。在本实施例的存储器卡100中，存储器部分150是非易失性半导体存储器，并由 NAND型闪速存储器构成。从主机装置200发送的数据等等被存储在存储器部分150中。此外，如图2所示，在存储器卡100和主机装置200之间发送/接收信号等等的总 线包括CLK线111 (下文又称为“时钟信号线” )、CMD/RES线112 (下文又称为“CMD线”)、 DAT 线113和VDD线(下文又称为“电力线(power line)”)以及未示出的DATl线、 DAT2线、⑶/DAT3线、VSSl线和VSS2线。下文中，将DATO线(下文又称为“数据线”)作 为数据线号线的实例进行解释。此外，CMD/RES线又称为命令信号线或响应信号(RES)线。 也就是，命令信号线和响应信号线是同一条信号线。对于数据传送期间作为SD存储器卡(注册商标)的存储器卡100的操作模式(下 文又称为“传送模式”)，定义了 SD模式和SPI模式。此外，对于SD模式的传送模式，定义 了两种模式仅使用数据DATO的1位模式，和使用DATO到DAT3的4位模式。对于存储器 卡100的传送模式，除了本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：藤本曜久，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP
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