具有自对准特征的沟槽栅极ＦＥＴ制造技术

一种场效应晶体管是如下形成的。在第一导电类型的半导体区中形成沟槽。形成在每个沟槽中凹入的栅电极。使用第一掩模，通过注入掺杂物在半导体区中形成第二导电类型的体区。使用第一掩模，通过注入掺杂物在体区中形成第一导电类型的源区。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体涉及半导体功率场效应晶体管(FET),且特别涉及 具有自对准特4正(自调整特征，self aligned feature )的沟槽4册才及功 率FET (沟槽栅功率FET )。
技术介绍
竖直沟槽棚-极MOSFET由于其优异的性能特性而广泛应用于 功率器件，所述优异的性能特性包括高速和低导通电阻，RDS。n。通 过增加沟槽密度可进一步减小Rw这可通过缩小器件的单元间距 (cell ptich)或尺寸而实现，从而使得每平方硅面积能够形成更多 的MOSFET。单元间距是通过沟槽、源才及以及体区(body region) 的宽度确定的。然而，减小单元间距受制造和设计局限性的限制，因为通常无 法使得特征小于光刻工具的分辨率。改变光刻设计是成本昂贵的减 小单元间距的方法。而且，形成源极和重体区的掩模步骤中的不对 准(失配)公差阻碍了单元间距减小的努力。虽然已经披露了用于13在FET中实现自对准特征的某些技术，但这些技术通常要求更多的 工艺步骤，并增加工艺复杂性，因此不是有成本效益的寺支术。因此，需要改进的FET及其形成方法。
技术实现思路
才艮据本专利技术的实施例，场效应晶体管是如下形成的。在第一导 电类型的半导体区中形成沟槽。形成在每个沟槽中凹入的栅电极。 使用第 一掩模，通过注入掺杂物在半导体区中形成第二导电类型的 体区(主体区)。使用第一掩模，通过注入摻杂物在体区中形成第 一导电类型的源区(源才及区，source region )。在一个实施例中，当注入4参杂物以形成体区时，第一掩才莫覆盖 相邻沟槽之间的半导体区的顶面(顶表面)，使得大量(主要量， 基本量，substantial amount)的注入4参杂物通过^L有一皮凹入的斗册电 极覆盖的上沟槽侧壁进入半导体区。在另一个实施例中，使用第一掩模形成沟槽。在另一个实施例中，在形成沟槽中使用第二掩模。在另一个实施例中，第一掩模包括光刻胶。在另一个实施例中，第一掩模包括氧化物、氮化物、以及包含 氮化物和氧化物的复合层中的 一种。在另一个实施例中，第一掩模在沟槽形成之前形成在半导体区 的表面上并用来限定沟槽。在另一个实施例中，在形成沟槽之后，第一掩模形成在半导体 区的表面上。在另 一个实施例中，体区的底部边界具有波状l仑廓(corrugated profile )。在另一个实施例中，体区的底部在沟槽的侧壁处最深而在相邻 沟槽之间的中点处最浅。在另一个实施例中，在形成凹入的4册电才及之前，形成内衬每个 沟槽的侧壁和底部的介电层。在另一个实施例中，在形成凹入的一册电才及之前，沿每个沟槽的 底部形成厚底部电介质，并形成内衬每个沟槽的侧壁的栅极介电 层。厚底部电介质比栅极介电层更厚。在另 一个实施例中，在每个沟槽中在栅电极上形成介电材料。 除去第一掩才莫，然后形成与源区和体区4妻触的互连层。在另一个实施例中，在形成体区中^f吏用的注入能量在约150 KeV 到约220 KeV的范围内。根据本专利技术的另 一个实施例，屏蔽的栅极场效应晶体管是如下 形成的。在第一导电类型的半导体区中形成沟槽。在每个沟槽的底 部形成屏蔽电才及，该屏蔽电才及通过屏蔽电介质与半导体区绝纟彖。在 屏蔽电才及上方形成在每个沟槽中凹入的4册电4及，4册电才及与屏蔽电扨^ 绝缘。使用第一掩模，通过注入掺杂物在半导体区中形成第二导电 类型的体区。使用第一掩模，通过注入掺杂物在体区中形成第一导 电类型的源区。在一个实施例中，当注入掺杂物以形成体区时，第一掩模覆盖 相邻沟槽之间的半导体区的顶面，使得大量的注入掺杂物通过没有 被凹入的才册电极覆盖的上沟槽侧壁进入半导体区。在另一个实施例中，使用第一掩模形成沟槽。在另一个实施例中，在形成沟槽中使用第二掩模。在另一个实施例中，第一掩模包括光刻胶。在另一个实施例中，第一掩模包括氧化物、氮化物、以及包含 氮化物和氧化物的复合层中的 一种。在另 一个实施例中，第一^务才莫在沟槽形成之前形成在半导体区 的表面上并用来限定沟槽。在另 一个实施例中，第一4务才莫在形成沟槽之后形成在半导体区 的表面上。在另一个实施例中，体区的底部边界具有波状轮廓。在另 一个实施例中，体区的底部在沟冲曹的侧壁处最深而在相邻 沟槽之间的中点处最浅。在另一个实施例中，在形成4册电才及之前，形成内4十每个沟槽的 上侧壁并在屏蔽电才及上延伸的棚-才及介电层。栅4及介电层比屏蔽电介 质更薄。在另一个实施例中，在形成4册电才及之前，在每个沟冲曹中形成在屏蔽电才及上延"f申的电才及间介电层(inter-electrode dielectric layer),16且然后形成内衬每个沟槽的上侧壁的栅极介电层。栅极介电层比屏 蔽电介质更薄。在另 一个实施例中，在每个沟槽中在栅电极上形成介电材料。 除去第一掩模，然后形成与源区和体区接触的互连层。在另一个实施例中，在形成体区中所用的注入能量在约150KeV 到约220 KeV的范围内。下面的详细说明和附图提供对本专利技术特点和优点的更好的理解。附图说明图1示出了利用根据本专利技术实施例的工艺技术形成的沟槽栅极 MOSFET的片黄截面图2A-2J是才艮据本专利技术一个实施例的用于形成沟槽4册才及 MOSFET的工艺的不同阶段的简化横截面图3A-3K是根据本专利技术另一个实施例的用于形成沟槽栅极 MOSFET的工艺的不同阶段的简化横截面图4A和4B示出了才艮据本专利技术示例性实施例的功率MOSFET 的电气性能的模拟结果；图5A-5J是根据本专利技术一个实施例的用于形成屏蔽栅极 MOSFET的工艺的不同阶段的筒化横截面图；以及图6A-6K是4艮据本专利技术另一个实施例的用于形成沟槽冲册极 MOSFET的工艺的不同阶段的筒化横截面图。具体实施例方式根据本专利技术的实施例，使用其中工艺步骤和掩模步骤比传统工 艺明显更少的制造工艺形成了使得能够显著减小导通电阻的具有自对准特征的沟槽冲册才及FET和屏蔽4册极FET,导致制造成本降低。 在一个实施例中，使用同一掩模来形成栅极沟槽、体区、以及源区， 因此形成高度自对准的晶体管。自对准的源区和体区以及体区中独 特的掺杂物分布(profile)使得与传统的沟槽栅极和屏蔽栅极FET 相比沟道长度能够显著减小，且因此晶体管导通电阻显著减小。晶 体管导通电阻的显著减小进而使得能够减小对应于相同电流电量(current capacity)的栅4及至源4及的电容Cgs和4册才及至漏4及的电容 Cgd。体区中独特的4参杂物分布导致固有地形成重体区(heavy body region),并因此消除用于形成重体区的掩模和工艺步骤。下面描述 才艮据本专利技术实施例的用于形成具有这些和其他改进特征的沟槽才册 才及和屏蔽4册才及FET的方法。图1示出了利用根据本专利技术实施例的工艺技术形成的p沟道沟 槽栅极MOSFET的横截面图。延伸到p型漂移区102的沟槽110 包括内衬沟槽侧壁和底部的介电层112 (例如，片册才及氧化物)以及 凹入的栅电极114 (例如，包括掺杂的多晶硅)。介电层116填充每 个沟槽110的在4册电才及114之上的部分。N型体区107延伸到相邻 沟槽110之间的石圭区102中并形成体漂移结(body-drift junction) 107,体漂移结107/人台区本文档来自技高网...

【技术保护点】
一种用于形成沟槽栅极场效应晶体管的方法，包括：　在第一导电类型的半导体区中形成沟槽；　形成在每个沟槽中凹入的栅电极；　使用第一掩模，通过注入掺杂物在所述半导体区中形成第二导电类型的体区；以及　使用所述第一掩模，通过注入掺杂物在所述体区中形成第一导电类型的源区。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：朴赞毫，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：US[美国]