用于平面独立栅或环栅晶体管的改进的制造方法技术

本发明专利技术涉及用于在体半导体衬底上制造平面独立双栅ＦＥＴ或平面环栅ＦＥＴ的方法。本发明专利技术包括采用掩埋牺牲层重新填充有源半导体区中的表面凹陷，以及在通过相应的沉积和图案化准备预处理栅叠层之后，在隔离区中形成凹陷，以使凹陷沿着朝向内部衬底的深度方向延伸至允许去除掩埋牺牲层的深度水平，并且导致凹陷沿着沟道方向对栅叠层的一部分产生底切。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用于制造平面独立栅场效应晶体管(planarind印endent-gate field effect transistor) (IDGFET)的方法以及用于制造平面环栅场效应晶体管(planar gate-all-around field effecttransistor) (GAAFET)的方法。
技术介绍
在适合用于沟道长度为50nm或更小的晶体管结构的晶体管结构中，广泛地认为 双栅(DG)或环栅结构是最有前途的CMOS结构。根据导电膜的取向和相应的制造工艺，设想了不同类型的这种多栅结构，如 FinFET、垂直结构或平面结构。平面构造具有的优点是能够垂直地堆叠数个导电沟道，即保持与块状平面构造相 同的布局密度，但与平面构造相比容纳更大的电流。相反地，也有可能利用高得多的布局密 度在集成电路中达到相同的电流水平。FinFET器件具有的缺点是具有较高的接入电阻(accessresistance)以及(110) 鳍片表面的劣化的NMOS迁移率。并且，由于遮蔽效应，在掺杂剂注入时产生问题。也已经 证明难以可靠地形成沟道长度在20nm以下的鳍片。US 2004/026290 Al描述了用于制造包括一个或数个薄沟道的环栅MOS晶体管的 工艺。在该文件中描述的工艺包括在硅衬底的有源区的周边形成从衬底表面突出的绝缘 壁。随后，堆叠层对。每对包括硅单晶层和相对于硅可选择性蚀刻的材料层。随后，在先前沉积的叠层 以及绝缘壁的上方，基本上在有源区的中心条带的上方形成相对于硅可以选择性蚀刻的材 料的条带。然后，在条带的两侧对叠层进行各向异性蚀刻，并由外延生长的硅来取代。然后， 采用不同于该条带的材料的保护层，形成叠层的绝缘壁端部。随后，去除条带，将未被保护 层保护的绝缘壁向下蚀刻至叠层的底部。然后，去除由相对于硅可以选择性蚀刻的材料组成的那些层，在硅区的表面处形 成薄氧化硅层。最后，在剩下的空腔中填充在晶体管的操作期间作为栅极的导电材料。US 2007/026290 Al 中描述的工艺是单镶嵌方法(single damasceneapproach)。 这相当复杂，使得处理和所获得的器件昂贵。因此，期望为多栅FET提供更高效率的制造工艺。也期望提供只需要稍作修改就可以用于制造平面独立栅FET、或制造环栅FET、或 同时集成单栅FET和平面独立栅或环栅FET的工艺。
技术实现思路
根据本专利技术的第一方面，提供一种用于在体半导体衬底上制造平面独立双栅 (IDG)FET的方法。该方法包括a)为衬底提供由隔离区横向限定的有源半导体区以及在半导体层下方掩埋的牺牲层；b)沉积第一栅电介质层和第一栅极层，并且在第一栅极层上沉积硬掩模层；c)按照条带形状横向修整第一栅电介质层和第一栅极层，以使其沿着指向FET沟 道的纵向方向的沟道方向(X)、不仅在有源半导体区中而且在隔离区的一部分上延伸；d)制造源区和漏区；e)在隔离区中制作凹陷，以使凹陷沿着指向内部衬底的深度方向延伸至为蚀刻剂 提供至掩埋牺牲层的横向通道(access)的深度水平，并且导致凹陷沿着沟道方向对第一 栅叠层的一部分产生底切(undercut)；f)利用蚀刻剂选择性地去除掩埋牺牲层，从而代替掩埋牺牲层而形成具有半导体 隧道壁的隧道；g)在凹陷中以及在半导体隧道壁上沉积第二电介质层和第二栅极层，从而完成栅叠层；h)横向修整栅叠层，从而分隔开顶部栅极层和底部栅极层。本专利技术的方法允许采用在技术上可以很好控制的(在这种意义上，简单的)工艺， 在体半导体衬底或绝缘体上硅(SOI)半导体衬底上制造平面IDGFET。与已知的用于IDG FET的工艺技术相比，本专利技术的方法提供了简化处理而没有在器件参数方面作出妥协的优 点。因而，与已知的制造方法相比，该方法降低了处理成本和复杂性。与用于制造FET的体CMOS工艺相比，本专利技术的方法没有增加工艺复杂性。不需要 附加的光刻步骤。该方法基于特定的牺牲层(有源半导体区中的掩埋牺牲层)的使用。在随后的处 理中，在隔离区中形成延伸至允许在随后的步骤中去除掩埋牺牲层的深度水平的凹陷(步 骤e)。硬掩模层使得能够实现本专利技术的工艺中栅极结构的自对准形成。本专利技术的方法允许对沟道的优化控制，以避免在多栅晶体管中产生短沟道效 应。该方法可以应用于所有已知的MOS或CMOS器件，如逻辑门、类似静态随机访问存储器 (SRAM)或动态RAM(DRAM)等的存储器单元、及其应用。正如本领域的技术人员通常所使用的那样，术语“有源半导体区”指由诸如浅沟隔 离(STI)的隔离区横向限定、并且用于放置集成电路的电路元件的半导体衬底的衬底区， 术语电路元件例如包括晶体管及其它元件。注意，在定义本专利技术的第一方面的方法时使用字母对步骤排序并不意味着给定的 顺序是可以采用的唯一顺序。本专利技术的第二方面与本专利技术的第一方面的方法密切相关，涉及用于在体半导体衬 底上制造平面环栅(GAA)FET的方法。本专利技术的第二方面的方法包括a)为衬底提供由隔离区横向限定的有源半导体区、在半导体层下方掩埋的牺牲 层、以及表面牺牲层；b)沉积硬掩模层；c)按照条带形状图案化硬掩模层，以使硬掩模层沿着指向FET沟道的纵向方向的 沟道方向(X)、不仅在有源半导体区中而且在隔离区的一部分上延伸；D)制造源区和漏区；e)在隔离区中制作凹陷，以使凹陷沿着指向内部衬底的深度方向延伸至为蚀刻剂提供至掩埋牺牲层的横向通道的深度水平，并且导致凹陷沿着沟道方向对硬掩模层的一部 分产生底切；f)去除掩埋牺牲层和表面牺牲层，从而代替掩埋牺牲层和表面牺牲层而形成具有 半导体隧道壁的隧道；g)在凹陷中以及在半导体隧道壁上沉积包括电介质层和栅极层的栅叠层，从而完 成栅叠层；以及h)修整栅叠层。第二方面的方法包含与本专利技术的第一方面的方法相同的处理概念，该处理概念 包括在有源半导体区中用于引入牺牲层的第一凹陷形成、在凹陷中有源和栅极区周围的 图案化、以及在隔离区中的第二凹陷形成以去除位于栅极线区交叉位置(gate line area intersection)下方的电介质层。在有源半导体区中使用两个牺牲层方面存在着很小的工 艺区别。在后者的处理期间，除了掩埋牺牲层之外，使用表面牺牲层以允许在整个沟道周 围沉积栅叠层。本专利技术的第一方面和第二方面的方法之间的区别是由于在本专利技术的第二方 面的方法中目的是制造GAAFET，而不是本专利技术的第一方面的方法中的IDGFET。然而，从上述的工艺描述中清楚的是本专利技术的第二方面的方法也采用通过硬掩模 层实现栅极结构的自对准形成、在隔离区中延伸至比掩埋牺牲层的深度更深的深度水平的 凹陷的形成，从而允许在步骤f)中去除掩埋牺牲层和表面牺牲层，用于随后沉积在隔离区 的层级上方具有栅极线的栅叠层。因此，本专利技术的第二方面的方法的优点与针对本专利技术的第一方面的方法所述的那 些优点相对应。在下文描述本专利技术的第一方面和第二方面的方法的实施例时，将阐明本专利技术的进 一步的优点。除非明示地限制为本专利技术的第一方面或第二方面的方法，实施例可以用于两 个方面的方法。并且，在下文中说明的实施例的附加特征可以彼此组合以形成附加的实施 例，除非某些实施例明示地描述为形成彼此的替代物。 在一个实施例中，通过在有源半导体区中形成表面凹陷以及采本文档来自技高网...

【技术保护点】
一种用于在体半导体衬底上制造平面独立双栅ＦＥＴ的方法，所述方法包括：ａ）为衬底（３０２）提供由隔离区（３０６）横向限定的有源半导体区（３０４）以及在半导体层（３１０）下方掩埋的牺牲层（３０８）；ｂ）沉积第一栅电介质层（３１４）和第一栅极层（３１６），并且在第一栅极层上沉积硬掩模层（３１８）；ｃ）按照条带形状横向修整第一栅电介质层和第一栅极层（３１２，３１４，３１６），以使其沿着指向ＦＥＴ沟道的纵向方向的沟道方向（ｘ）、不仅在有源半导体区（３０４）中而且在隔离区（３０６）的一部分上延伸；ｄ）制造源区和漏区；ｅ）在隔离区（３０６）中制作凹陷（３２２），以使凹陷沿着指向内部衬底的深度方向延伸至为蚀刻剂提供至掩埋牺牲层（３０８）的横向通道的深度水平，并且导致凹陷（３２２）沿着沟道方向对第一栅叠层（３１２）的一部分产生底切；ｆ）利用蚀刻剂选择性地去除掩埋牺牲层（３０８），从而代替掩埋牺牲层而形成具有半导体隧道壁的隧道（３２３）；ｇ）在凹陷（３２２）中以及在半导体隧道壁上沉积第二电介质层（３２６）和第二栅极层（３２８），从而完成栅叠层（３１２）；ｈ）横向修整栅叠层（３１２），从而分隔开顶部栅极层和底部栅极层。...

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：阿诺普罗德巴斯克，菲利普科罗内尔，斯特凡纳德诺尔曼，
申请(专利权)人：NXP股份有限公司，ST微电子克罗思二简化有限公司，
类型：发明
国别省市：NL