受应力的场效晶体管以及其制造方法技术

本发明专利技术提供一种受应力的场效晶体管（４０）以及其制造方法。该场效晶体管（４０）包括硅衬底（４４），在该硅衬底上覆有栅极绝缘体（５４）。栅电极（６２）覆于该栅极绝缘体上，并且确定信道区域（６８）于该栅电极之下方的该硅衬底中。具有第一厚度的第一硅锗区域（７６）系嵌入该硅衬底中，并接触该信道区域。具有第二厚度的第二硅锗区域（８２）也嵌入该硅衬底中，该第二厚度大于该第一厚度，并且该第二硅锗区域与该信道区域分隔开。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上系关于，且更 详言之，系关于嵌入之硅锗。
技术介绍
大多数现今集成电路(integrated circuit, IC)系藉由使用多个相互连 接的场效晶体管(fieldeffecUransistor， FET)而实施，该场效晶体管也称 为金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor, MOSFET)，或者简称为MOS晶体管。FET包含栅电极作为 控制电极、及分隔开之源极和汲极电极，该源极和汲极电极之间能流 过电流。施加至该栅电极之控制电压控制电流流过该源极和汲极电极 之间的信道。FET之增益，通常由互导(transconductance)(gm)所确定，系与晶体 管信道中之主要载子之移动率(mobility)成比例。MOS晶体管之电流载送能力系与互导乘以该信道之宽度除以该信道之长度(gmW/I)成比例。FET通常制造于具有(100)晶面方向(crystallographic surface orientation)之硅衬底上，其为硅技术上所习知。对于此方向与许多其它的方向， 电洞(于P信道FET(PFET)中之主要载子)之移动率，能藉由对该信道施 加压縮纵向应力而增加。压縮纵向应力能施加于该FET的信道，其系 藉由嵌入扩张材料(如假晶(pseudomorphic)SiGe)于该硅衬底中在该晶 体管信道之端部而达成(例如，见IEEE电子装置文献(IEEE Electron Device Letters)第25巻,第4册,第191页，2004年)。硅锗(SiGe)晶体的 晶格常数大于硅晶体的晶格常数，所以嵌入之SiGe之存在导致硅基体 (matrix)之变形，因而压縮(compress)该信道区域中之硅。虽然若干技术 对嵌入SiGe为已知以提高于PFET中的主要载子电洞之移动率，但是 尚没有任何技术用嵌入的硅锗达到可能得到的增加移动率。因此，希望提供一种场效晶体管具有提升的主要载子信道移动率。另外，希望提供一种制造具有提升的电洞移动率之P信道场效晶体管 的方法。此外，由接下来的详细说明与附加的申请专利范围，并结合 所附的图式与前述
及先前技术，本专利技术之其它所希望的特性 与特征将变得清楚。
技术实现思路
本专利技术提供一种具有提升主要载子移动率之受应力的场效晶体 管。该受应力的场效晶体管包括硅衬底，在该硅衬底上覆有栅极绝缘 体。栅电极覆于该栅极绝缘体上，并且于该栅电极下方之硅衬底中确 定信道区域。具有第一厚度的第一硅锗区域嵌入于该硅衬底中，并接 触该信道区域。具有大于该第一厚度的第二厚度的第二硅锗区域也嵌 入该硅衬底中，并且与该信道区域分隔开。本专利技术提供具有提升主要载子移动率之受应力的场效晶体管的制造方法。该方法包括形成绝缘体上硅衬底(silicon on insulator substrate),该衬底包括位在硅衬底上之绝缘体层上的硅层。形成栅电极覆于该硅 层上。第一未掺杂硅锗层以外延方式嵌入该硅层中，并且对齐该栅电 极。第二杂质掺杂硅锗层以外延方式嵌入该硅层中，并与该栅电极分 隔开。附图说明上文结合随后的图式说明本专利技术，其中相似的组件符号表示相似 的组件，以及其中图1示意地显示根据本专利技术之一个实施例之场效晶体管之剖面图2至图13示意地显示根据本专利技术之实施例之受应力的场效晶体 管之制造方法步骤之剖面图14至图18示意地显示根据本专利技术之另外的实施例之受应力的 场效晶体管之制造方法步骤之剖面图；以及图19至图22显示根据本专利技术之另一实施例之受应力的P信道场 效晶体管之制造方法步骤之剖面图。具体实施方式以下详细说明仅为例示性质，并不欲限制本专利技术或本专利技术之应用 和使用。另外，无意由任何在前面的
、先前技术
技术实现思路
或以下的实施方式中所提出之明示或暗示的理论来束缚本专利技术。图1示意地显示根据本专利技术之一个实施例之场效晶体管(FET)20(特别是P信道FET(PFET))之剖面图。FET20包含硅衬底22， 该硅衬底22具有栅极绝缘体23形成于该衬底表面。栅电极24覆于该 栅极绝缘体23上。该栅电极确定在该衬底表面并位于该栅电极下方之 晶体管信道26之位置。较佳未掺杂硅锗(SiGe)之浅区域28被嵌入该硅 衬底中且相当接近该晶体管信道之边缘。较佳原位(in situ)杂质掺杂 SiGe之较深区域30被嵌入该硅衬底中于与该信道区域更分隔开的位 置。该二个嵌入之SiGe区域共同给予单轴(uniaxial)压縮应力于该信道 区域26，如箭头32所表示，该压缩应力提升于该信道中之主要载子电 洞之移动率。该浅的嵌入硅锗区域将之该应力引发材料(stress inducing material)定位于相当接近该信道区域，但因为此硅锗区域系未被掺杂， 因此没有硼掺杂物侵入延伸区之不利的影响，并因此降低装置短信道 效能。该较深的嵌入硅锗区域有效地对信道区域施加应力；该杂质掺 杂系与该信道分隔开，并因此避免信道侵入(channel encroachment),以 及该杂质掺杂用来形成该晶体管之源极34与汲极36。使用选择性生长 外延SiGe(其于原位掺杂有硼，举例而言，藉由添加如二硼烷(diborane) 之杂质掺杂气体至外延生长反应物中)省去离子植入步骤。该于原位杂 质掺杂省去制程步骤，但是应变保留系于原位掺杂的更重要的优点。 应变SiGe区域之离子植入具有导致于SiGe区域中应变之松弛之不利 的影响。于该嵌入区域中应变之松弛劣化由该嵌入之应变引发区域所 达成之移动率提升。由于该源极与汲极区域之于原位掺杂，因此免除 了对这些区域进行离子植入之需要，并且保留了与该些嵌入区域相关 之应变。按照本专利技术之实施例，于PFET的信道中之载子之移动率系由 浅的紧邻未掺杂SiGe区域与由较深的原位掺杂SiGe区域之结合效果 而提升，该浅的紧邻未惨杂SiGe区域定位成相当对齐该栅电极，而该 较深的原位掺杂SiGe区域系由源极/汲极离子植入而松弛。如下更完全 说明，PFET20能形成于块体(bulk)硅区域中、在绝缘体上覆薄硅层(thin siliconlayer on insulator, SOI)中、或者于支撑该SOI之该衬底中。图2至图13示意地显示根据本专利技术之实施例之受应力的P信道场效晶体管40之制造方法步骤之剖面图。制造场效晶体管之各种步骤系众所周知，因此为了简洁之目的，许多习知步骤于此仅会简单论述或将其全部省略而不提供众所周知的制程细节。PFET 40能为集成电路的 一部分，该集成电路包括大量的PFET以及N信道FET(NFET)，虽然 于此例示的实施例中仅显示了单一场效晶体管。其它用于该集成电路 中之晶体管能包含受应力以及未受应力的晶体管。如图2中所示，根据本专利技术之实施例之受应力的FET40之制造从 提供半导体衬底42开始。该半导体衬底较佳为单晶硅衬底，其中此处 所使用之用语"硅衬底"包含典型使用于半导体工业之相当纯的硅材 料。硅衬底42可能为块体硅晶圆、或者如此所显示的(但不限于此)为 SOI晶圆，该SOI晶圆包含于绝缘层46上之薄硅层44，该绝缘层46 依序由硅载体晶圆48所支撑。较佳该硅晶圆具有(100)或(110)方向。该 薄层本文档来自技高网...

【技术保护点】
一种受应力的场效晶体管（４０），包括：　硅衬底（４４）；　栅极绝缘体（５４），覆于该硅衬底上；　栅电极（６２），覆于该栅极绝缘体上；　信道区域（６８），在该硅衬底中且位于该栅电极下方；　第一嵌入硅锗区域（７６） ，具有第一厚度且接触该信道区域；以及　第二嵌入硅锗区域（８２），具有大于该第一厚度的第二厚度且与该信道区域分隔开。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：AM魏特，S卢宁，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]